JPH01123526A - デジタルフェーズロックループ装置 - Google Patents
デジタルフェーズロックループ装置Info
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- JPH01123526A JPH01123526A JP62281502A JP28150287A JPH01123526A JP H01123526 A JPH01123526 A JP H01123526A JP 62281502 A JP62281502 A JP 62281502A JP 28150287 A JP28150287 A JP 28150287A JP H01123526 A JPH01123526 A JP H01123526A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
産業上の利用分野
本発明は、フェーズロックループをデジタル回路素子で
構成したデジタルフェーズロックループ装置に関する。
構成したデジタルフェーズロックループ装置に関する。
従来技術
デジタルフェーズロックループ装置は、近年数多くの方
式が発表されている。このデジタルフェーズロックルー
１装置は、フェーズロックルー１をデジタル回路素子で
構成するものであり、アナログ方式に比べて、使用する
部品によるばらつきが出にくいこと、および無調整で希
望する特性が得られることなどの利点がある。この反面
、デジタルフェーズロックループ装置は、一般に固定発
振器の出力を分周してループ出力としており、したがっ
てそれに用いられる論理回路素子の最高動作周波数の数
十分の一以下の入力周波数でしか、フェーズロックルー
プを動作させることができなかった。
式が発表されている。このデジタルフェーズロックルー
１装置は、フェーズロックルー１をデジタル回路素子で
構成するものであり、アナログ方式に比べて、使用する
部品によるばらつきが出にくいこと、および無調整で希
望する特性が得られることなどの利点がある。この反面
、デジタルフェーズロックループ装置は、一般に固定発
振器の出力を分周してループ出力としており、したがっ
てそれに用いられる論理回路素子の最高動作周波数の数
十分の一以下の入力周波数でしか、フェーズロックルー
プを動作させることができなかった。
また入力周波数を高くすると、分周比を小さくすること
になり、すなわち量子化を荒くすることになり、ループ
特性を悪くすることにつながった。
になり、すなわち量子化を荒くすることになり、ループ
特性を悪くすることにつながった。
特に、論理回路素子の最高動作周波数の数分の−の入力
周波数に対するデジタルフェーズロックループ装置では
、量子化誤差の影響とともに、論理回路素子自体の特性
、特に遅延特性の影響が大きく、複雑な回路構成を採用
することが困難である。
周波数に対するデジタルフェーズロックループ装置では
、量子化誤差の影響とともに、論理回路素子自体の特性
、特に遅延特性の影響が大きく、複雑な回路構成を採用
することが困難である。
第７図は、従来からの固定発振器（ＯＳＣ）４の周波数
の数分の−（すなわちＮを正の整数とするとき、１／Ｎ
）の入力に対する従来からのフェーズロックループ装置
の一例を示す、入力信号ＰＢＳＧと、フェーズロックル
ープクロック信号ＰＬＬＣＫとの位相差がカウンタ１の
計数値として検出される。
の数分の−（すなわちＮを正の整数とするとき、１／Ｎ
）の入力に対する従来からのフェーズロックループ装置
の一例を示す、入力信号ＰＢＳＧと、フェーズロックル
ープクロック信号ＰＬＬＣＫとの位相差がカウンタ１の
計数値として検出される。
固定発振器４の出力であるクロックパルスＭＣＫは第８
図（１）に示され、入力信号ＰＢＳＧは第８図（２）に
示され、フェーズロックルー１クロツク信号ＰＬＬＣＫ
は第８図（３）に示されている。Ｄ形フリップフロップ
（ＤＦＦ）３の出力端子Ｑからの信号ＱＡは第８図（４
）に示されている。
図（１）に示され、入力信号ＰＢＳＧは第８図（２）に
示され、フェーズロックルー１クロツク信号ＰＬＬＣＫ
は第８図（３）に示されている。Ｄ形フリップフロップ
（ＤＦＦ）３の出力端子Ｑからの信号ＱＡは第８図（４
）に示されている。
ＡＮＤゲー）ＧｌにはクロックパルスＭＣＫと、入力信
号ＰＢＳＧと、Ｄ形フリップフロップ３の出力信号ＱＡ
が与えられ、このＡＮＤゲートＧ１の出力はカウンタ１
のクロック入力端子ＣＫに入力される。カウンタ１の出
力信号ＣＮＴＯＵＴは第８図（５）に示されている。
号ＰＢＳＧと、Ｄ形フリップフロップ３の出力信号ＱＡ
が与えられ、このＡＮＤゲートＧ１の出力はカウンタ１
のクロック入力端子ＣＫに入力される。カウンタ１の出
力信号ＣＮＴＯＵＴは第８図（５）に示されている。
分周器７の出力信号ＵはＤ形フリップ７０ツブ８のクロ
ック入力端子ＣＫに与えられるとともに、反転回路Ｎ１
を経てＤ形フリップフロップ３のクロック入力端子ＣＫ
に与えられ、さらにフェーズロックループクロック信号
ＰＬＬＣＫとして導出される。
ック入力端子ＣＫに与えられるとともに、反転回路Ｎ１
を経てＤ形フリップフロップ３のクロック入力端子ＣＫ
に与えられ、さらにフェーズロックループクロック信号
ＰＬＬＣＫとして導出される。
ＡＮＤゲートＧ２の出力はリセット信号ＲＥＳＥＴとし
てカウンタ１およびレジスタ５に与えられる。このリセ
ット信号ＲＥＳＥＴは第８図（６）に示されているとお
りである。この第８図では入力信号ＰＢＳＧの立上り時
点ａから、フェ−ズロックループクロック信号ＰＬＬＣ
Ｋの立上り時点すまでの時間だけ位相差を生じており、
この時間はカウンタ１によってクロックパルスＭＣＫに
基づいて測定される。
てカウンタ１およびレジスタ５に与えられる。このリセ
ット信号ＲＥＳＥＴは第８図（６）に示されているとお
りである。この第８図では入力信号ＰＢＳＧの立上り時
点ａから、フェ−ズロックループクロック信号ＰＬＬＣ
Ｋの立上り時点すまでの時間だけ位相差を生じており、
この時間はカウンタ１によってクロックパルスＭＣＫに
基づいて測定される。
カウンタ１のクロック入力前のＡＮＤゲートＧ１には、
入力信号ＰＢＳＧ、入力信号ＰＢＳＧをフェーズロック
ループクロック信号ＰＬＬＣＫの立上りでラッチしたＤ
形フリップフロップ３の出力信号ＱＡおよび固定発振器
４のクロックパルスＭＣＫが与えられ、これによって、
ＡＮＤゲートＧ１の出力が与えられるカウンタ１は時点
ａ ％ ｂまでを計数する。このカウンタ１はＡＮＤゲ
ートＧ１からのパルスを、もう１つのＡＮＤゲートＧ２
からのリセット信号ＲＥｓＥＴが入力されるまでカウン
トする。
入力信号ＰＢＳＧ、入力信号ＰＢＳＧをフェーズロック
ループクロック信号ＰＬＬＣＫの立上りでラッチしたＤ
形フリップフロップ３の出力信号ＱＡおよび固定発振器
４のクロックパルスＭＣＫが与えられ、これによって、
ＡＮＤゲートＧ１の出力が与えられるカウンタ１は時点
ａ ％ ｂまでを計数する。このカウンタ１はＡＮＤゲ
ートＧ１からのパルスを、もう１つのＡＮＤゲートＧ２
からのリセット信号ＲＥｓＥＴが入力されるまでカウン
トする。
Ｄ形フリップ７０ツブ３の端子Ｑからの出力をさらに信
号Ｕの立上りでラッチするもう１つのＤ形フリップフロ
ップ８の端子Ｑからの出力と、Ｄ形フリップフロップ３
の端子Ｑからの出力とがＡＮＤゲートＧ２に与えられ、
このＡＮＤゲートＧ２からのリセット信号ＲＥＳＥＴの
立上りで、カウンタ１の計数値を表す信号ＣＮＴＯＵＴ
はレジスタ５にラッチされる。
号Ｕの立上りでラッチするもう１つのＤ形フリップフロ
ップ８の端子Ｑからの出力と、Ｄ形フリップフロップ３
の端子Ｑからの出力とがＡＮＤゲートＧ２に与えられ、
このＡＮＤゲートＧ２からのリセット信号ＲＥＳＥＴの
立上りで、カウンタ１の計数値を表す信号ＣＮＴＯＵＴ
はレジスタ５にラッチされる。
その後、リセット信号ＲＥＳＥＴに応答してカウンタ１
はリセットされ、次の入力信号ＰＢＳＧの立上りにより
セットされ、また次の計数動作が開始される。レジスタ
５に出力される位相差信号■は第８図（７）に示されて
おり、これはデコーダ６に与えられてデコードされる。
はリセットされ、次の入力信号ＰＢＳＧの立上りにより
セットされ、また次の計数動作が開始される。レジスタ
５に出力される位相差信号■は第８図（７）に示されて
おり、これはデコーダ６に与えられてデコードされる。
デコーダ６の出力するロード信号Ｅは第８図（８）に示
されているとおりであり、分周器７の分周比の値として
分周器７にロードされる。
されているとおりであり、分周器７の分周比の値として
分周器７にロードされる。
こうして入力信号ＰＢＳＧと、フェーズロックループク
ロック信号ＰＬＬＣＫどの位相差信号Ｉの表す値で、固
定発振回路４のクロックパルスＭＣＫを分周して、フェ
ーズロックループクロック信号ＰＬＬＣＫを発生してい
る分周器７の分周比を換えて、入力信号ＰＢＳＧとフェ
ーズロックループクロック信号ＰＬＬＣＫとの位相が一
致するように保たれる。
ロック信号ＰＬＬＣＫどの位相差信号Ｉの表す値で、固
定発振回路４のクロックパルスＭＣＫを分周して、フェ
ーズロックループクロック信号ＰＬＬＣＫを発生してい
る分周器７の分周比を換えて、入力信号ＰＢＳＧとフェ
ーズロックループクロック信号ＰＬＬＣＫとの位相が一
致するように保たれる。
分周器７は入力信号ＰＢＳＧと、フェーズロックループ
クロック信号ＰＬＬＣＫとの位相が一致しているときに
はＮ分周となり′、位相差の大小によって分周器７の分
周比はＮ＋１またはＮ−１などとなり、位相が一致され
る。たとえばＮ−８であるデコーダ６の働きは１位相差
信号Ｉに対応した分周器７の分周比を得るために、分周
器７のロード信号Ｅにデコードすることである。
クロック信号ＰＬＬＣＫとの位相が一致しているときに
はＮ分周となり′、位相差の大小によって分周器７の分
周比はＮ＋１またはＮ−１などとなり、位相が一致され
る。たとえばＮ−８であるデコーダ６の働きは１位相差
信号Ｉに対応した分周器７の分周比を得るために、分周
器７のロード信号Ｅにデコードすることである。
このデコーダ６から分周器７に与えられる分周比を表す
ロード信号Ｅは、ロードクロック信号Ｆに応答して分周
器７にロードされる。このロードクロック信号Ｆは、分
周器７の出力信号Ｕが特定の値となった時、論理回路９
によって第８図（９）に示されるように発生される。第
８図ではＮ−８であり、時点ａ、ｂの位相差が生じてい
ることによって時点Ｃでデコーダ６から９分周のロード
信号Ｅを分周器７に与え、時点ｄで位相差を補正して零
としている。
ロード信号Ｅは、ロードクロック信号Ｆに応答して分周
器７にロードされる。このロードクロック信号Ｆは、分
周器７の出力信号Ｕが特定の値となった時、論理回路９
によって第８図（９）に示されるように発生される。第
８図ではＮ−８であり、時点ａ、ｂの位相差が生じてい
ることによって時点Ｃでデコーダ６から９分周のロード
信号Ｅを分周器７に与え、時点ｄで位相差を補正して零
としている。
従来からの他のフェーズロックループ装置は、第９図に
示される。このフェーズロックループ装置は前述の第７
図に示された構成に部分的に類似しており、対応する部
分は同一の参照符を付す。
示される。このフェーズロックループ装置は前述の第７
図に示された構成に部分的に類似しており、対応する部
分は同一の参照符を付す。
第９図に示されるフェーズロックループ装置では、入力
信号ＰＢＳＧが変調された波形を有する場合に入力信号
ＰＢＳＧの周期の長短によってフェーズロックループ信
号ＰＬＬＣＫが補正され、フェーズロックループ特性へ
の悪影響を及ぼすことを防止するために、分周比の補正
を１回またはそれ以上の予め定める回数だけ行い、その
後は予め定めた定数Ｎを分周比として分周を行う。
信号ＰＢＳＧが変調された波形を有する場合に入力信号
ＰＢＳＧの周期の長短によってフェーズロックループ信
号ＰＬＬＣＫが補正され、フェーズロックループ特性へ
の悪影響を及ぼすことを防止するために、分周比の補正
を１回またはそれ以上の予め定める回数だけ行い、その
後は予め定めた定数Ｎを分周比として分周を行う。
第１ＯｒＩ！Ｉ（ｌ）〜第１０図（９）は、前述の第８
図（１）〜第８図（９）の各波形に個別的に対応してい
る。以下、特徴的な構成とその動作について説明する。
図（１）〜第８図（９）の各波形に個別的に対応してい
る。以下、特徴的な構成とその動作について説明する。
第１０図（９）に示されるロードクロック信号Ｆは分周
器７に与えられるとともに、ＲＳフリップフロップ１０
のリセット端子Ｒにも与えられる。
器７に与えられるとともに、ＲＳフリップフロップ１０
のリセット端子Ｒにも与えられる。
したがってＲＳフリップフロップ１０はＡＮＤゲ−）Ｇ
２の出力によってセットされ、論理回路９からのロード
クロック信号Ｆによってリセットされる。このＲＳフリ
ップフロップ１０の出力端子Ｑからの信号Ｈは第１０図
（１１）に示されるとおりであって、データ切換回路１
１に与えられる。
２の出力によってセットされ、論理回路９からのロード
クロック信号Ｆによってリセットされる。このＲＳフリ
ップフロップ１０の出力端子Ｑからの信号Ｈは第１０図
（１１）に示されるとおりであって、データ切換回路１
１に与えられる。
データ切換回路１１は、信号Ｈがハイレベルであるとき
、デコーダ６からの出力Ｅを分周比を表すロード信号Ｇ
として分周器７に与え、この信号Ｈがローレベルである
とき、定数設定回路１２からの予め定めた定数Ｎの分周
比を表す信号をロード信号Ｇとして分周器７に与える。
、デコーダ６からの出力Ｅを分周比を表すロード信号Ｇ
として分周器７に与え、この信号Ｈがローレベルである
とき、定数設定回路１２からの予め定めた定数Ｎの分周
比を表す信号をロード信号Ｇとして分周器７に与える。
定数Ｎはたとえばこの例では「８」である、データ切換
器１１から分周器７に与えられる分周比を表すロード信
号Ｇは第１０図（１０）に示されており、この第１０図
（１０）では分周比が示されている。
器１１から分周器７に与えられる分周比を表すロード信
号Ｇは第１０図（１０）に示されており、この第１０図
（１０）では分周比が示されている。
動作中入力信号ＰＢＳＧの立上りａ２と、フェーズロッ
クループクロック信号ＰＬＬＣＫの立上りｂ２との位相
差が生じたときには、前述の構成と同様に、ＡＮＤゲー
）Ｇｌを介して固定発振回路４からのクロックパルスＭ
ＣＫがカウンタ１に入力されて計数され、その出力信号
ＣＮＴＯＵＴはレジスタ５に与えられる。
クループクロック信号ＰＬＬＣＫの立上りｂ２との位相
差が生じたときには、前述の構成と同様に、ＡＮＤゲー
）Ｇｌを介して固定発振回路４からのクロックパルスＭ
ＣＫがカウンタ１に入力されて計数され、その出力信号
ＣＮＴＯＵＴはレジスタ５に与えられる。
分周器７の出力信号Ｕが立上ってＤ形フリッ１フロップ
８に入力されることによって、ＡＮＤゲ−）Ｇ２からは
リセット信号ＲＥＳＥＴの立上り波形が得られ、これに
よってレジスタ５はカウンタ１の出力「３」がストアさ
れて、レジスタ５の位相差信号Ｉがデコーダ６に与えら
れ、デコーダ６からは分周比「９」を表す出力Ｅが導出
される。
８に入力されることによって、ＡＮＤゲ−）Ｇ２からは
リセット信号ＲＥＳＥＴの立上り波形が得られ、これに
よってレジスタ５はカウンタ１の出力「３」がストアさ
れて、レジスタ５の位相差信号Ｉがデコーダ６に与えら
れ、デコーダ６からは分周比「９」を表す出力Ｅが導出
される。
ＲＳフリップ７０ツブ１０はＡＮＤゲートＧ２からのリ
セット信号ＲＥＳＥＴに応答してハイレベルの信号Ｈを
導出する。したがってデータ切換回路１１は、デコーダ
６からの出力Ｅが分周器７のロード信号Ｇとして与えら
れ、論理回路９からのロードクロック信号Ｆに従って、
第１０図（９）に示される時点ｃ２で分周器７にロード
される。
セット信号ＲＥＳＥＴに応答してハイレベルの信号Ｈを
導出する。したがってデータ切換回路１１は、デコーダ
６からの出力Ｅが分周器７のロード信号Ｇとして与えら
れ、論理回路９からのロードクロック信号Ｆに従って、
第１０図（９）に示される時点ｃ２で分周器７にロード
される。
こうして分周器７は分周比「９」で分周動作を行う。
ＲＳフリップフロップ１０は論理回路９からのロードク
ロック信号Ｆの立下りの時点Ｃ２でリセットされる。し
たがってデータ切換回路１１は定数設定回路１２からの
定数Ｎを表す信号をロード信号Ｇとして分周器７に与え
る。論理回路９のロードクロック信号Ｆが導出される時
点ｄ２．ｅ２では分周器７には定数Ｎが分周比としてロ
ードされ、Ｎ分周の動作を行う。
ロック信号Ｆの立下りの時点Ｃ２でリセットされる。し
たがってデータ切換回路１１は定数設定回路１２からの
定数Ｎを表す信号をロード信号Ｇとして分周器７に与え
る。論理回路９のロードクロック信号Ｆが導出される時
点ｄ２．ｅ２では分周器７には定数Ｎが分周比としてロ
ードされ、Ｎ分周の動作を行う。
このようにしてＡＮＤゲートＧ２からリセット信号ＲＥ
ＳＥＴが与えられた後、時点Ｃ２までの時間においては
レジスタ５からの位相差を表す位相差信号Ｉを補正する
ための分周比「９」が分周器７にロードされ、その後の
時点では、信号ＰＢＳＧ、ＰＬＬＣＫの位相差が期待値
「８」のとおりであるときの分周比Ｎ（＝８）がロード
されることになる。これによって、その後、入力信号Ｐ
ＢＳＧの立上りｆ２と、フェーズロックルーブタロック
信号ＰＬＬＣＫの立上りｇ２との位相差を可及的に小さ
くすることが可能になる。
ＳＥＴが与えられた後、時点Ｃ２までの時間においては
レジスタ５からの位相差を表す位相差信号Ｉを補正する
ための分周比「９」が分周器７にロードされ、その後の
時点では、信号ＰＢＳＧ、ＰＬＬＣＫの位相差が期待値
「８」のとおりであるときの分周比Ｎ（＝８）がロード
されることになる。これによって、その後、入力信号Ｐ
ＢＳＧの立上りｆ２と、フェーズロックルーブタロック
信号ＰＬＬＣＫの立上りｇ２との位相差を可及的に小さ
くすることが可能になる。
発明が解決すべき問題点
このような第９図に示されたデジタルフェーズロックル
ープ装置では、論理回路素子の限界に近い応答速度で動
作を行なうことができ、構成が簡単であるにも拘わらず
、良好な特性が得られる。
ープ装置では、論理回路素子の限界に近い応答速度で動
作を行なうことができ、構成が簡単であるにも拘わらず
、良好な特性が得られる。
しかしながら、この第９図の構成では入力信号ＰＢＳＧ
の周波数が全体に変移したとき特性が悪化してくる。た
とえばデジタルテープレコーダのように磁気テープの走
行速度がドリフトして磁気テープから得られる再生信号
である入力信号がドリフトすると、フェーズロックルー
プのロックが外れることがあり、実際には、このドリフ
トが２〜３％以上になると、ロックが外れる現象が生じ
る。
の周波数が全体に変移したとき特性が悪化してくる。た
とえばデジタルテープレコーダのように磁気テープの走
行速度がドリフトして磁気テープから得られる再生信号
である入力信号がドリフトすると、フェーズロックルー
プのロックが外れることがあり、実際には、このドリフ
トが２〜３％以上になると、ロックが外れる現象が生じ
る。
このような第９図に示された構成を有するデジタルフェ
ーズロックループ装置において、ドリフトなどの原因に
よってロックが外れる現象を第１１図を参照して説明す
る。この第１１図（１）〜第１１図（１１）の各波形は
、前述の第１０図（１）〜第１０図（１１）の各波形に
個別的に対応している。ＲＳＳフリップフロラ１１から
導出される信号Ｈは第１１図（１１）に示されるとおり
であり、この信号Ｈがローレベルである期間では、常に
定数設定回路１２からの出力がロード信号Ｇとして分周
器７に与えられ、この場合、たとえばＮ＝８である。
ーズロックループ装置において、ドリフトなどの原因に
よってロックが外れる現象を第１１図を参照して説明す
る。この第１１図（１）〜第１１図（１１）の各波形は
、前述の第１０図（１）〜第１０図（１１）の各波形に
個別的に対応している。ＲＳＳフリップフロラ１１から
導出される信号Ｈは第１１図（１１）に示されるとおり
であり、この信号Ｈがローレベルである期間では、常に
定数設定回路１２からの出力がロード信号Ｇとして分周
器７に与えられ、この場合、たとえばＮ＝８である。
この第１１図において、入力信号ＰＢＳＧの周波数が第
１１図（２）で示される立上りａ３から後において低く
なると、この入力信号ＰＢＳＧの立上りとフェーズロッ
クループクロック信号ＰＬＬＣＫの立上りとの間ａ３〜
ｂ３の位相差を、論理回路９からのロードクロック信号
Ｆ（第１１図（９）参照）の時点Ｃ３で補正しても、そ
の後の時点ｄ３．ｅ３での分周比「８」が入力信号ＰＢ
ＳＧの周波数とは異なっているので、その結果、フェー
ズロックループクロック信号ＰＬＬＣＫの立上りｆ３で
は、その誤差が積重なり、これによって入力信号ＰＢＳ
Ｇと７工−ズロツクルーブクロツク信号ＰＬＬＣＫとの
位相が大きくずれてしまうという問題がある。
１１図（２）で示される立上りａ３から後において低く
なると、この入力信号ＰＢＳＧの立上りとフェーズロッ
クループクロック信号ＰＬＬＣＫの立上りとの間ａ３〜
ｂ３の位相差を、論理回路９からのロードクロック信号
Ｆ（第１１図（９）参照）の時点Ｃ３で補正しても、そ
の後の時点ｄ３．ｅ３での分周比「８」が入力信号ＰＢ
ＳＧの周波数とは異なっているので、その結果、フェー
ズロックループクロック信号ＰＬＬＣＫの立上りｆ３で
は、その誤差が積重なり、これによって入力信号ＰＢＳ
Ｇと７工−ズロツクルーブクロツク信号ＰＬＬＣＫとの
位相が大きくずれてしまうという問題がある。
本発明の目的は１幅広い入力信号の周波数変化にも良好
な特性で利用できるようにし、しかも簡易な構成で実現
することができるデジタルフェーズロックループ装置を
提供することである。
な特性で利用できるようにし、しかも簡易な構成で実現
することができるデジタルフェーズロックループ装置を
提供することである。
問題点を解決するための手段
本発明は、固定発振器と、
入力信号とフェーズロックループクロック信号との位相
差を検出する手段と、 固定発振器から発生されるクロック信号を分周してフェ
ーズロックループクロック信号を作る分周器と、 位相差検出信号に応答し、位相差に対応した分周比を設
定する分周比変化回路と、 固定発振器の出力に応答して入力信号の周波数成分を検
出して入力信号とフェーズロックルーズクロック信号と
の位相が一致する分周比をきめる分周比ｉｌｌ整手段と
、 位相差検出信号に応答し、位相差検出時に、分周比変化
回路からの出力を分周器に与え、その後、分周比調整手
段からの出力を分周器に与える分周比切換手段とを含む
ことを特徴とするデジタルフェーズロックループ装置で
ある。
差を検出する手段と、 固定発振器から発生されるクロック信号を分周してフェ
ーズロックループクロック信号を作る分周器と、 位相差検出信号に応答し、位相差に対応した分周比を設
定する分周比変化回路と、 固定発振器の出力に応答して入力信号の周波数成分を検
出して入力信号とフェーズロックルーズクロック信号と
の位相が一致する分周比をきめる分周比ｉｌｌ整手段と
、 位相差検出信号に応答し、位相差検出時に、分周比変化
回路からの出力を分周器に与え、その後、分周比調整手
段からの出力を分周器に与える分周比切換手段とを含む
ことを特徴とするデジタルフェーズロックループ装置で
ある。
作 用
本発明に従えば、分周比変化回路によって入力信号とフ
ェーズロックループクロック信号との位相差に対応した
分周比を設定し、これによって分周器の動作を行なわせ
る。このような分周比変化回路は、たとえば入力信号の
立上りからフェーズロックルー１クロツク信号の立上り
までの時間を計数して分周比を設定することができる。
ェーズロックループクロック信号との位相差に対応した
分周比を設定し、これによって分周器の動作を行なわせ
る。このような分周比変化回路は、たとえば入力信号の
立上りからフェーズロックルー１クロツク信号の立上り
までの時間を計数して分周比を設定することができる。
分周比調整手段は、入力信号ＰＢＳＧの最小繰返し周波
数の周波数変化を固定発振器からのクロック信号でシフ
トすることなどによって検出し、この入力信号の周波数
成分に基づいて分周比をきめる１分周比切換手段は位相
差が検出されたとき、ます分周比変化回路によって設定
される分周器を動作させ、その後欠周比調整手段によっ
て設定される分周比で分周器を動作させる。
数の周波数変化を固定発振器からのクロック信号でシフ
トすることなどによって検出し、この入力信号の周波数
成分に基づいて分周比をきめる１分周比切換手段は位相
差が検出されたとき、ます分周比変化回路によって設定
される分周器を動作させ、その後欠周比調整手段によっ
て設定される分周比で分周器を動作させる。
したがって簡易な構成で幅広い入力信号の周波数の変化
にも良好な特性で対応することができ、フェーズロック
ループのロックが外れることを防ぐことができる。
にも良好な特性で対応することができ、フェーズロック
ループのロックが外れることを防ぐことができる。
実施例
第１図は、本発明の一実施例の全体のブロック図である
。この実施例は前述の第７図および第９図に示された構
成に部分的に類似しており、対応する部分には同一の参
照符を付す、この実施例で注目すべきは、入力信号ＰＢ
ＳＧの周波数成分を固定発振器４のクロックパルスＭＣ
Ｋに基づいて検出するために２つのシフトレジスタ１２
．１３が備えられることである。入力信号ＰＢＳＧでは
これらのシフトレジスタ１２．１３のデータ入力端子り
にそれぞれ入力される。
。この実施例は前述の第７図および第９図に示された構
成に部分的に類似しており、対応する部分には同一の参
照符を付す、この実施例で注目すべきは、入力信号ＰＢ
ＳＧの周波数成分を固定発振器４のクロックパルスＭＣ
Ｋに基づいて検出するために２つのシフトレジスタ１２
．１３が備えられることである。入力信号ＰＢＳＧでは
これらのシフトレジスタ１２．１３のデータ入力端子り
にそれぞれ入力される。
入力信号ＰＢＳＧは、一方のシフトレジスタ１２にはク
ロック入力端子ＣＫに与えられ、他方のシフトレジスタ
１３には反転回路Ｎ２を介してクロック入力端子ＣＫに
入力される。これらのシフトレジスタ１２．１３はデー
タ入力端子りにハイレベルの信号が与えられている期間
におけるクロック入力端子ＣＫに入力されたクロックパ
ルス数を計数し、入力信号ＰＢＳＧを順次シフトしてい
く。
ロック入力端子ＣＫに与えられ、他方のシフトレジスタ
１３には反転回路Ｎ２を介してクロック入力端子ＣＫに
入力される。これらのシフトレジスタ１２．１３はデー
タ入力端子りにハイレベルの信号が与えられている期間
におけるクロック入力端子ＣＫに入力されたクロックパ
ルス数を計数し、入力信号ＰＢＳＧを順次シフトしてい
く。
固定発振器４からのクロックパルスＭＣＫの波形は第２
図（１）に示されており、入力信号ＰＢＳＧの波形は第
２図（２）に示されている。シフトレジスタ１２の第７
番目のセルの出力をＡＱ７とし、第８番目のセルの出力
をＡＱ８とし、第９番目のセルの出力ＡＱ９とし、第１
０番目のセルの出力をＡＱＩＯとするとき、これらは第
２図（３）、第２図（５）、第２図（７）および第２図
（９）にそれぞれ示される。シフトレジスタ１３の第７
番目のセルの出力をＢＱ７とし、第８番目のセルの出力
をＢＱ８とし、第９番目のセルの出力をＢＱ９とすると
き、これらは第２図（４）、第２図（６）および第２図
（８）にそれぞれ示されている。シフトレジスタ１２．
１３の出力は総。
図（１）に示されており、入力信号ＰＢＳＧの波形は第
２図（２）に示されている。シフトレジスタ１２の第７
番目のセルの出力をＡＱ７とし、第８番目のセルの出力
をＡＱ８とし、第９番目のセルの出力ＡＱ９とし、第１
０番目のセルの出力をＡＱＩＯとするとき、これらは第
２図（３）、第２図（５）、第２図（７）および第２図
（９）にそれぞれ示される。シフトレジスタ１３の第７
番目のセルの出力をＢＱ７とし、第８番目のセルの出力
をＢＱ８とし、第９番目のセルの出力をＢＱ９とすると
き、これらは第２図（４）、第２図（６）および第２図
（８）にそれぞれ示されている。シフトレジスタ１２．
１３の出力は総。
括的に参照符ＡＱ、ＢＱでそれぞれ示され、これらの出
力はラッチ回路１４に与えられる。
力はラッチ回路１４に与えられる。
ラッチ回路１４のクロック入力端子ＣＫには固定発振器
４からのクロックパルスＭＣＫが反転回路Ｎ３で反転さ
れて入力され、このクロック入力信号に基づいてシフト
レジスタ１２．１３の出力ＡＱ、ＢＱがそれぞれラッチ
される。第２図（２）に示されている入力信号ＰＢＳＧ
に付されている数字は、その入力信号ＰＢＳＧがハイレ
ベルである期間における固定発振器４からのクロック信
号の数、すなわちハイレベル期間の長さを示している。
４からのクロックパルスＭＣＫが反転回路Ｎ３で反転さ
れて入力され、このクロック入力信号に基づいてシフト
レジスタ１２．１３の出力ＡＱ、ＢＱがそれぞれラッチ
される。第２図（２）に示されている入力信号ＰＢＳＧ
に付されている数字は、その入力信号ＰＢＳＧがハイレ
ベルである期間における固定発振器４からのクロック信
号の数、すなわちハイレベル期間の長さを示している。
ラッチ回路１４にラッチされる信号は、その入力信号Ｐ
ＢＳＧのハイレベルである期間の長さによって、次の第
１表に示されるように入力信号ＰＢＳＧのハイレベルで
ある期間の長さにおける固定発振器４のクロックパルス
数７〜９．２Ｔに対して０．５ステツプで異なっており
、この結果がすなわち入力信号ＰＢＳＧの周波数に対応
している。ここでＴは入力信号ＰＢＳＧの期待する周期
の値である固定発振器４からのクロック信号のパルス数
「８」である。
ＢＳＧのハイレベルである期間の長さによって、次の第
１表に示されるように入力信号ＰＢＳＧのハイレベルで
ある期間の長さにおける固定発振器４のクロックパルス
数７〜９．２Ｔに対して０．５ステツプで異なっており
、この結果がすなわち入力信号ＰＢＳＧの周波数に対応
している。ここでＴは入力信号ＰＢＳＧの期待する周期
の値である固定発振器４からのクロック信号のパルス数
「８」である。
第３図（１）〜第３図（９）は第２図（１）〜第２図（
９）にそれぞれ対応する信号波形を示しており、この第
３図では、入力信号Ｐ Ｂ Ｓ Ｇ （第３図（２）参
照）の位相が第２図に示される入力信号ＰＢＳＧ （第
２図（２）参照）とはずれた場合を示している。
９）にそれぞれ対応する信号波形を示しており、この第
３図では、入力信号Ｐ Ｂ Ｓ Ｇ （第３図（２）参
照）の位相が第２図に示される入力信号ＰＢＳＧ （第
２図（２）参照）とはずれた場合を示している。
（以下余白）
第 １ 表
入力信号ＰＢＳＧは、デジタル的に変調されており、期
待する周期Ｔの２倍、３倍のものも含まれており、上述
の実施例ではその最大周期が２Ｔの場合を示している。
待する周期Ｔの２倍、３倍のものも含まれており、上述
の実施例ではその最大周期が２Ｔの場合を示している。
デコーダ１５はラッチ回路１４の出力に応答し、出力Ｂ
ｌ、Ｂ２．Ｂ３の合計３ビツトをラッチ回路１７に与え
、また周期２Ｔまたはそれ以上の周期に適合した出力Ｋ
を、ＯＲゲート１６に与える。
ｌ、Ｂ２．Ｂ３の合計３ビツトをラッチ回路１７に与え
、また周期２Ｔまたはそれ以上の周期に適合した出力Ｋ
を、ＯＲゲート１６に与える。
このＯＲゲート１６には反転回路Ｎ３の出力もまたライ
ン３０を介して与えられる。ＯＲゲート１６の出力はラ
ッチ回路１７のクロック入力端子ＣＫに入力される。
ン３０を介して与えられる。ＯＲゲート１６の出力はラ
ッチ回路１７のクロック入力端子ＣＫに入力される。
ラッチ回路１７はデコーダ１５の出力Ｋが論理「Ｏ」で
あるとき、すなわち入力信号ＰＢＳＧのハイレベルの期
間が固定発振器４のクロックパルス数７〜９の間にある
ときだけ、ラッチ回路１７はデコーダ１５の出力Ｂｌ、
Ｂ２．Ｂ３をラッチする。これによって入力信号ＰＢＳ
Ｇのハイレベルの期間が２Ｔ以上であるときにおける誤
動作を防ぐことができる。ラッチ回路１７からの出力Ａ
１１、Ａ１２．Ａ１３はデコーダ１５の出力Ａｌ。
あるとき、すなわち入力信号ＰＢＳＧのハイレベルの期
間が固定発振器４のクロックパルス数７〜９の間にある
ときだけ、ラッチ回路１７はデコーダ１５の出力Ｂｌ、
Ｂ２．Ｂ３をラッチする。これによって入力信号ＰＢＳ
Ｇのハイレベルの期間が２Ｔ以上であるときにおける誤
動作を防ぐことができる。ラッチ回路１７からの出力Ａ
１１、Ａ１２．Ａ１３はデコーダ１５の出力Ａｌ。
Ａ２．Ａ３にそれぞれ対応しており、それはり−ドオン
リメモリ（ＲＯＭ）１９に入力される。
リメモリ（ＲＯＭ）１９に入力される。
ところでＴ形フリップフロップ（ＴＦＦ）１８の出力端
子Ｑからはもう１つの信号ＡＩＯが出力されてリードオ
ンリメモリ１９に入力される。論理回路９からのロード
クロック信号ＦはＴ形フリップフロッ１１８にも与えら
れ、Ｔ形フリップフロップ１８はこのロードクロック信
号Ｆを受信するたびごとに出力端子Ｑの信号論理状態を
反転する。
子Ｑからはもう１つの信号ＡＩＯが出力されてリードオ
ンリメモリ１９に入力される。論理回路９からのロード
クロック信号ＦはＴ形フリップフロッ１１８にも与えら
れ、Ｔ形フリップフロップ１８はこのロードクロック信
号Ｆを受信するたびごとに出力端子Ｑの信号論理状態を
反転する。
このリードオンリメモリ１９は前述の信号ＡＩＯ〜Ａ１
３をアドレス信号として受信し、出力端子Ｑから４ビツ
トの出力Ｒを導出し、データ切換回路１１に与える。リ
ードオンリメモリ１９の内容は第２表のとおりである。
３をアドレス信号として受信し、出力端子Ｑから４ビツ
トの出力Ｒを導出し、データ切換回路１１に与える。リ
ードオンリメモリ１９の内容は第２表のとおりである。
（以下余白）
第 ２ 表
リードオンリメモリ１９の入力に応じて、その出力Ｒが
変化し、この状態は第４図〜第６図に示されている。第
４図（１）は固定発振器４のクロックパルスＭＣＫの波
形を示し、第４図（２）は入力信号ＰＢＳＧの波形を示
し、第４図（３）はフェーズロックループクロック信号
ＰＬＬＣＫの波形を示す、Ｄ形フリップ７０ツブ３の出
力信号ＱＡは第４図（４）に示されており、カウンタ１
の出力ＣＮＴＯＵＴは第４図（５）に示される。
変化し、この状態は第４図〜第６図に示されている。第
４図（１）は固定発振器４のクロックパルスＭＣＫの波
形を示し、第４図（２）は入力信号ＰＢＳＧの波形を示
し、第４図（３）はフェーズロックループクロック信号
ＰＬＬＣＫの波形を示す、Ｄ形フリップ７０ツブ３の出
力信号ＱＡは第４図（４）に示されており、カウンタ１
の出力ＣＮＴＯＵＴは第４図（５）に示される。
ＡＮＤゲートＧ２からのリセット信号ＲＥＳＥＴは第４
図（６）に示される。レジスタ５の位相差信号りは第４
図（７）に示され、デコーダ６の出力Ｅは第４図（８）
樟示されている。論理回路９のロードクロック信号Ｆは
第４図（９）に示されている。ＲＳフリップフロップ１
０の出力端子Ｑからの信号Ｈは第４図（１１）に示され
ており、この信号Ｈがハイレベルであるとき、デコーダ
６の出力Ｅがロード信号Ｇとして分周器７にロードされ
、出力Ｈがローレベルであるとき、データ切換回路１１
はリードオンリメモリ１９の出力Ｒをロード信号Ｇとし
て分周器７にロードする。ロード信号Ｇは第４図（１０
）に示されるとおりである。
図（６）に示される。レジスタ５の位相差信号りは第４
図（７）に示され、デコーダ６の出力Ｅは第４図（８）
樟示されている。論理回路９のロードクロック信号Ｆは
第４図（９）に示されている。ＲＳフリップフロップ１
０の出力端子Ｑからの信号Ｈは第４図（１１）に示され
ており、この信号Ｈがハイレベルであるとき、デコーダ
６の出力Ｅがロード信号Ｇとして分周器７にロードされ
、出力Ｈがローレベルであるとき、データ切換回路１１
はリードオンリメモリ１９の出力Ｒをロード信号Ｇとし
て分周器７にロードする。ロード信号Ｇは第４図（１０
）に示されるとおりである。
第５図（１）〜第５図（１１）および第６図（１）〜第
６図（１１）は、上述の第４図（１）〜第４図（１１）
の各波形に対応している。こうして、入力信号ＰＢＳＧ
の周期が固定発振器４のクロックパルスＭＣＫの７．５
倍である第４図のときには、リードオンリメモリ１９の
出力Ｒは「８」と「９」とを交互に出力してロード信号
Ｇとする。
６図（１１）は、上述の第４図（１）〜第４図（１１）
の各波形に対応している。こうして、入力信号ＰＢＳＧ
の周期が固定発振器４のクロックパルスＭＣＫの７．５
倍である第４図のときには、リードオンリメモリ１９の
出力Ｒは「８」と「９」とを交互に出力してロード信号
Ｇとする。
また入力信号ＰＢＳＧの周期が固定発振器４のクロック
パルスＭＣＫの７倍であるときには、第５図に示される
ようにリードオンリメモリ１９の出力Ｒは「９」となり
、これをロード信号Ｇとして導出する。
パルスＭＣＫの７倍であるときには、第５図に示される
ようにリードオンリメモリ１９の出力Ｒは「９」となり
、これをロード信号Ｇとして導出する。
さらに入力信号ＰＢＳＧの周期が固定発振器４のクロッ
クパルスＭＣＫの８．５倍であるときには、第６図に示
されるようにリードオンリメモリ１９の出力Ｒは「７」
と「８」とを交互に出力してロード信号Ｇとして導出す
る。このようにして第４図〜第６図において、入力信号
ＰＢＳＧの立上りとフェーズロックループクロック信号
ＰＬＬＣＫの立上りとの間ａ ４〜ｂ ４ ＋ ａ ５
〜ｂ ５ ＋ ａ６〜ｂ６の位相のずれが論理回路９の
ロードクロック信号Ｆの立下りである時点ｃ４．ｄ４．
ｅ４；ｃ ５ ＋ ｄ ５ ＊ ｅ ５ ； ｃ ６
＋ ｄ ６ 、ｅ ６で、ロード信号Ｇの分周比が変更
され得、したがって時点ｆ４、ｆ５．ｆ６では位相ずれ
が発生しない。
クパルスＭＣＫの８．５倍であるときには、第６図に示
されるようにリードオンリメモリ１９の出力Ｒは「７」
と「８」とを交互に出力してロード信号Ｇとして導出す
る。このようにして第４図〜第６図において、入力信号
ＰＢＳＧの立上りとフェーズロックループクロック信号
ＰＬＬＣＫの立上りとの間ａ ４〜ｂ ４ ＋ ａ ５
〜ｂ ５ ＋ ａ６〜ｂ６の位相のずれが論理回路９の
ロードクロック信号Ｆの立下りである時点ｃ４．ｄ４．
ｅ４；ｃ ５ ＋ ｄ ５ ＊ ｅ ５ ； ｃ ６
＋ ｄ ６ 、ｅ ６で、ロード信号Ｇの分周比が変更
され得、したがって時点ｆ４、ｆ５．ｆ６では位相ずれ
が発生しない。
こうして入力信号ＰＢＳＧの周期が、固定発振器４から
のクロックパルスＭＣＫの周期の７〜９倍の間で変化し
ても、その範囲で入力°信号ＰＢＳＧの周波数の変化に
対してフェーズロックループのロックレンジが大幅に改
善され、ロックがはずれることが防がれる。
のクロックパルスＭＣＫの周期の７〜９倍の間で変化し
ても、その範囲で入力°信号ＰＢＳＧの周波数の変化に
対してフェーズロックループのロックレンジが大幅に改
善され、ロックがはずれることが防がれる。
上述の実施例では２つのシフトレジスタ１２゜１３を用
いており、これによって入力信号ＰＢＳＧの周波数検出
の精度を固定発振器４のクロックパルスＭＣＫの２分の
１まで上げることができたけれども、このシフトレジス
タ１２．１３の数をさらに増やすことによって入力信号
ＰＢＳＧの測定精度を向上することが可能である。
いており、これによって入力信号ＰＢＳＧの周波数検出
の精度を固定発振器４のクロックパルスＭＣＫの２分の
１まで上げることができたけれども、このシフトレジス
タ１２．１３の数をさらに増やすことによって入力信号
ＰＢＳＧの測定精度を向上することが可能である。
また上述の実施例では、入力信号ＰＢＳＧの周波数を固
定発振器４のクロックパルスＭＣＫの７゜５倍または８
．５倍とするために、リードオンリメモリ１９の出力を
「８」および「９」ならびに「７」および「８」と、交
互に導出するようにしたけれども、本発明の他の実施例
として他の態様でリードオンリメモリ１９の出力を導出
することによって、入力信号ＰＢＳＧの周期に対応して
個別制御でロックを行なうことができるようになる。
定発振器４のクロックパルスＭＣＫの７゜５倍または８
．５倍とするために、リードオンリメモリ１９の出力を
「８」および「９」ならびに「７」および「８」と、交
互に導出するようにしたけれども、本発明の他の実施例
として他の態様でリードオンリメモリ１９の出力を導出
することによって、入力信号ＰＢＳＧの周期に対応して
個別制御でロックを行なうことができるようになる。
効 果
以上のように本発明によれば、入力信号とフェーズロッ
クループクロック信号との位相差に対応した分周比を、
分周比変化回路によって設定し、その後、分周比調整手
段によって入力信号の周波数成分に対応した分周比をき
めて分周器を動作させるようにしたので、入力信号が幅
広い範囲で変動してドリフトしても良好な特性でフェー
ズロックループのロックを行なうことができ、しかも容
易な構成で実現することができる。
クループクロック信号との位相差に対応した分周比を、
分周比変化回路によって設定し、その後、分周比調整手
段によって入力信号の周波数成分に対応した分周比をき
めて分周器を動作させるようにしたので、入力信号が幅
広い範囲で変動してドリフトしても良好な特性でフェー
ズロックループのロックを行なうことができ、しかも容
易な構成で実現することができる。
第１図は本発明の一実施例のブロック図、第２図および
第３図は入力信号ＰＢＳＧとシフトレジスタ１２．１３
の出力を示す波形図、第４図、第５図および第６図は第
１図で示された実施例の動作を説明するための波形図、
第７図は先に提案されているデジタルフェーズロックル
ープ装置のプロック図、第８図は第７図に示された装置
の動作を説明するための波形図、第９図は先に提案され
ているデジタルフェーズロックロープ装置のブロック図
、第１０図および第１１図は第９図に示された装置の動
作を説明するための波形図である。 １・・・カウンタ、３．８・・・Ｄ形フリップフロップ
４・・・固定発振器、５・・・レジスタ、６・・・デコ
ーダ、７・・・分周器、９・・・論理回路、１０・・・
ＲＳフリップフロップ、１１・・・データ切換回路、１
２．１３・・・シフトレジスタ、１４．１７・・・ラッ
チ回路、１５・・・デコーダ、１８・・・Ｔ形フリップ
フロップ、１９・・・リードオンリメモリ 代理人 弁理士 西教 圭一部 （すＭＣに （４） ＧＳＡ （１０）ＧＩｊ目６９９１１９６９８ （１１） Ｈ 第４図 （４） ′ｃＪＡ （１）ＭＣに （４）◇Ａ 第７図 第９図 （４）ΦＡ 第１０図 （４）ΦＡ Ｎ１１図
第３図は入力信号ＰＢＳＧとシフトレジスタ１２．１３
の出力を示す波形図、第４図、第５図および第６図は第
１図で示された実施例の動作を説明するための波形図、
第７図は先に提案されているデジタルフェーズロックル
ープ装置のプロック図、第８図は第７図に示された装置
の動作を説明するための波形図、第９図は先に提案され
ているデジタルフェーズロックロープ装置のブロック図
、第１０図および第１１図は第９図に示された装置の動
作を説明するための波形図である。 １・・・カウンタ、３．８・・・Ｄ形フリップフロップ
４・・・固定発振器、５・・・レジスタ、６・・・デコ
ーダ、７・・・分周器、９・・・論理回路、１０・・・
ＲＳフリップフロップ、１１・・・データ切換回路、１
２．１３・・・シフトレジスタ、１４．１７・・・ラッ
チ回路、１５・・・デコーダ、１８・・・Ｔ形フリップ
フロップ、１９・・・リードオンリメモリ 代理人 弁理士 西教 圭一部 （すＭＣに （４） ＧＳＡ （１０）ＧＩｊ目６９９１１９６９８ （１１） Ｈ 第４図 （４） ′ｃＪＡ （１）ＭＣに （４）◇Ａ 第７図 第９図 （４）ΦＡ 第１０図 （４）ΦＡ Ｎ１１図
Claims (1)
- 【特許請求の範囲】 固定発振器と、 入力信号とフェーズロックループクロック信号との位相
差を検出する手段と、 固定発振器から発生されるクロック信号を分周してフェ
ーズロックループクロック信号を作る分周器と、 位相差検出信号に応答し、位相差に対応した分周比を設
定する分周比変化回路と、 固定発振器の出力に応答して入力信号の周波数成分を検
出して入力信号とフェーズロックループクロック信号と
の位相が一致する分周比をきめる分周比調整手段と、 位相差検出信号に応答し、位相差検出時に、分周比変化
回路からの出力を分周器に与え、その後、分周比調整手
段からの出力を分周器に与える分周比切換手段とを含む
ことを特徴とするデジタルフェーズロックループ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281502A JPH07101846B2 (ja) | 1987-11-07 | 1987-11-07 | デジタルフェーズロックループ装置 |
| DE3855342T DE3855342T2 (de) | 1987-10-01 | 1988-09-29 | Digitale Phasenregelschleifen-Anordnung |
| EP88116121A EP0310088B1 (en) | 1987-10-01 | 1988-09-29 | Digital phase-locked loop system |
| US07/251,402 US4916403A (en) | 1987-10-01 | 1988-09-30 | Digital phase-locked loop system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281502A JPH07101846B2 (ja) | 1987-11-07 | 1987-11-07 | デジタルフェーズロックループ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01123526A true JPH01123526A (ja) | 1989-05-16 |
| JPH07101846B2 JPH07101846B2 (ja) | 1995-11-01 |
Family
ID=17640078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62281502A Expired - Fee Related JPH07101846B2 (ja) | 1987-10-01 | 1987-11-07 | デジタルフェーズロックループ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101846B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123525A (ja) * | 1987-11-07 | 1989-05-16 | Sharp Corp | デジタルフェーズロックループ装置 |
| JPH01146425A (ja) * | 1987-12-02 | 1989-06-08 | Sharp Corp | デジタルフェーズロックループ装置 |
| US6773565B2 (en) | 2000-06-22 | 2004-08-10 | Kabushiki Kaisha Riken | NOx sensor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239738A (ja) * | 1986-04-11 | 1987-10-20 | Sanyo Electric Co Ltd | クロツク再生回路 |
| JPH01123525A (ja) * | 1987-11-07 | 1989-05-16 | Sharp Corp | デジタルフェーズロックループ装置 |
-
1987
- 1987-11-07 JP JP62281502A patent/JPH07101846B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239738A (ja) * | 1986-04-11 | 1987-10-20 | Sanyo Electric Co Ltd | クロツク再生回路 |
| JPH01123525A (ja) * | 1987-11-07 | 1989-05-16 | Sharp Corp | デジタルフェーズロックループ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123525A (ja) * | 1987-11-07 | 1989-05-16 | Sharp Corp | デジタルフェーズロックループ装置 |
| JPH01146425A (ja) * | 1987-12-02 | 1989-06-08 | Sharp Corp | デジタルフェーズロックループ装置 |
| US6773565B2 (en) | 2000-06-22 | 2004-08-10 | Kabushiki Kaisha Riken | NOx sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101846B2 (ja) | 1995-11-01 |
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