JPH03270411A - デジタルフェーズロックドループ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、フェーズロックドループをデジタル回路素子
を用いて構成したデジタルフェーズロックドループ装置
に関する。

従来の技術 フェーズロックドループ（いわゆるＰＬＬ、以下、ＰＬ
Ｌという）装置をデジタル素子で構成したデジタルＰＬ
Ｌは、アナログＰＬＬに比べて使用部品によるばらつき
が少ない、無調整で所望する特性が得られる等の利点が
あり、近時では多くの回路方式が提案されている。

第７図は、従来の技術によるデジタルＰＬＬ装置の電気
的構成を示すブロック図であり、第８図はその動作を示
すタイミングチャートである。第７図と第８図とをあわ
せて参照しつつ、従来の技術を説明する。

第７図において、従来の技術によるデジタルＰＬＬ装置
１は、入力信号ＰＢＳＧの周波数が、クロック信号発振
器２の出力、即ちクロック信号ＭＣＫの周波数の１／Ｎ
（Ｎは整数）の場合を示し、第８図（１）にはクロック
信号ＭＣＫの、第８図（２）には入力信号ＰＢＳＧの、
それぞれの波形が示されている。

クロック信号発振器２で作成されたクロ・ツク信号ＭＣ
Ｋは、分周器３で分周され、インバータ４で反転されて
第８図（３）に示されるＰＬＬクロック信号ＰＬＬＣＫ
として、第１のＤ形フリ・ンプフロップ回路（以下、Ｄ
−ＦＦ回路という）５のクロック入力端子ｃｋに入力さ
れる。また第１のＤ−ＦＦ回路５のデータ入力端子ｄに
は、入力信号ＰＢＳＧが入力される。これによって第１
のＤ−ＦＦ回路５は、入力信号ＰＢＳＧをＰＬＬクロッ
ク信号ＰＬＬＣＫの立ち上がりでラッチし、第８図（４
）に示されるラッチ出力Ｑａを３人力ＮＡＮＤゲート６
の入力端子の一つに入力する。他の二つの入力端子には
、前記入力信号ＰＢＳＧと、クロックパルスＭＣＫが個
別に入力される。

３人力ＮＡＮＤゲート６は、たとえば第８図（２）の入
力信号ＰＢＳＧがハイレベルの期間ａｌ中で、かつ第８
図（４）のラッチ出力Ｑａがハイレベルの期間９１中に
含まれるクロック信号ＭＣＫのパルス数ｒｌ、２，３．
・・・」を順次出力し、さらに次の入力信号ＰＢＳＧが
ハイレベルの期間ａ２中で、かつラッチ出力Ｑａがハイ
レベルの期間ｑ３中に含まれるクロック信号ＭＣＫのパ
ルス数ｒ１．２．３．・・・Ｊを順次出力するから、カ
ウンタ７で上記３人力ＮＡＮＤゲート６の出力を計数す
れば、入力信号ＰＢＳＧとＰＬＬクロック信号ＰＬＬＣ
Ｋどの位相差を検出することができる。

第８図（５）は、位相差検出信号であるカウンタ７の出
力ＣＮＴＯＵＴの波形を示し、波形中に記された数字は
前記計数値を表す。位相差検出信号ＣＮＴＯＵＴに含ま
れるこれら計数データは、レジスタ８のデータ端子に与
えられ、一方、レジスタ８のクロック端子ｃｋには第８
図（６）で示されるリセット信号Ｒ８Ｔが与えられ、リ
セ・ソト信号Ｒ８Ｔの立ち上がり点ｒ１で前記カウンタ
７の出力である位相差検出信号ＣＮＴＯＵＴのデータ（
たとえば「４」）が、次のリセ・ント信号Ｒ３Ｔの立ち
上がり点ｒ２までの期間ｄ１中レジスタ８にラッチされ
、第８図（７）で示される位相差検出信号りとしてデコ
ーダ１１に入力される。

ここでリセット信号Ｒ８Ｔは、前記第１のＤＦＦ回路５
の出力Ｑと、この出力Ｑをさらに前記分周器３の出力で
ラッチする第２のＤ−ＦＦ回路９の出力とのＡＮＤゲー
ト１０での論理積で得られ、リセット信号Ｒ８Ｔにより
カウンタ７はリセットされ、次の入力信号ＰＢＳＧの立
ち上がりで再び前記カウンタ７による計数動作のステ・
ンプが始められる。

こうして入力信号ＰＢＳＧと、ＰＬＬクロ・ツク信号Ｐ
ＬＬＣＬＫとの位相差信号りの表す値で、クロック発振
器２のクロックパルスＭＣＫを分周し、ＰＬＬクロック
信号ＰＬＬＣＫを発生している分周器３の分周比を変え
、ＰＬＬクロ・ツク信号ＰＬＬＣＫの位相が一致してい
るときはＮ分周となり、位相差の大小によって分周器３
の分周比はＮ＋１またはＮ−１となり、位相が一致する
ように分周比が、入力信号ＰＢＳＧと、ＰＬＬクロ・ツ
ク信号ＰＬＬＣＫとの位相差が一致するように保たれる
。

デコーダ１１は、前記位相差検出信号りに対応した分周
比を得るための分周器３１＼のロード入力信号Ｇを作成
するために設けられたもので、前記位相差信号りはデコ
ーダ１１によってデコードされ、その出力は第８図（８
）に示されるタイミングのロード信号Ｅとしてデータ切
換器１２の一方の入力端子に与えられ、もう一方の入力
端子には予め定められた分周比である定数Ｎのデータ信
号Ｋが与えられる。定数Ｎはたとえば８である。

データ切換器１２は、入力された前記ロード信号Ｅと定
数データ信号にとを切換選択する。この切換選択は、後
述するフリップフロップ回路１４から出力される制御信
号Ｈによって実行され、前記ロード信号Ｅまたは定数デ
ータ信号にのいずれかが、分周器３の分周比を表すロー
ド入力信号Ｇとして分周器３のロードデータ端子ＬＤに
与えられる。一方、分周器３のロードクロック端子ｄｃ
ｋには、分周器３の出力が特定の値となったときに論理
回路１３から出力されるロードクロック信号Ｆが与えら
れ、分周器３はこれによって前記ロード入力信号Ｇをロ
ードし、その設定値にしたがい分周する。第７図（９）
は、ロードクロック信号Ｆのタイミングチャートであり
、第８図（１０）はロード入力信号Ｇの表す分周比が示
されている。

前記ロードクロック信号Ｆは、フリップフロップ回路１
４のリセット端子Ｒにも与えられ、フリップフロップ回
路１４の出力端子Ｑから出力される制御信号Ｈは、第８
図（１１）で示されるように前記リセット信号Ｒ３Ｔの
立上がりでセット、前記ロードクロック信号Ｆの立下が
りでリセットされる波形となり、データ切換器１２は、
制御信号Ｈがハイレベルであるとき、第８図（８〉のデ
コーダ１１の出力Ｅを分周比を表すロード信号Ｇとして
分周器３に与え、前記制御信号Ｈがローレベルであると
き予め定められた定数Ｎ（ここではＮ−８）を分周比を
表すロード信号Ｇとして分周器３に与える。

以上のように、従来の技術では、ＰＬＬクロック信号信
号信号ＰＬＬＣ中成分周器３は、入力信号ＰＢＳＧとＰ
ＬＬクロック信号信号ＰＬＬＣ内位相が一致していると
きにＮ（この例ではＮ＝８〉分周し、不一致のときはそ
の位相差の大小に応じてＮ＋１分周、あるいはＮ−１分
周して両者の位相を一致させるように動作する。

発明が解決しようとする課題 しかしながら、従来の技術によるデジタルＰＬＬ装置は
、−ｍにクロック発振器の出力を分周してループ出力と
しているため、回路に使用した論理回路素子の最高動作
周波数の数十分の一以下の周波数の入力信号でしか動作
させることができなかった。また入力周波数が高くなる
と、相対的に分周比が小さくなり、量子化を粗くするこ
とになり、ループ特性を悪化させる原因となっていた。

とくに論理回路素子の最高動作周波数の数十分の−の入
力周波数に対するデジタルＰＬＬ装置では、量子化誤差
とともに論理回路素子の特性、とくに遅延特性の影響が
大で、このため複雑な回路を構成することが困難であっ
た。

たとえば前記第７図に示された従来の技術では、論理回
路の処理速度は限界に近＜、ＰＬＬ装置としては構成が
簡単であるにもかかわらず、良好な特性が得られるけれ
ども、入力信号ＰＢＳＧが全体にシフトしたりすると、
特性が悪化するという問題がある。たとえばデジタル・
テープレコーダのように、テープ速度がドリフトすると
、入力信号源であるテープの再生信号がドリフトし、Ｐ
ＬＬのロック外れが生じることがある。実際、第７図に
示された回路例では、上記のドリフトが２〜３％以上で
ロック外れの現象が生じる。従来の技術によるＰＬＬ装
置で、このようなロック外れが生じる原因について、次
に述べる。

第９図は、従来の技術によるデジタルＰＬＬ装置のロッ
ク外れの原因を説明するためのタイミングチャートであ
る。第９図（１）〜（１１）で示される各波形は、前記
第８図（１）〜（１１）の各波形と個別的に対応してい
る。フリップフロップ回路１４の出力である制御信号Ｈ
は、第９図（１１）に示されるとおりであり、この制御
信号Ｈがローレベルである期間では、常に前記定数Ｎ（
ここではＮ＝８）がロード信号Ｇとして分周器３に与え
られる。

ここで入力信号ＰＢＳＧの周波数が第９図（２）で示さ
れる立上がり時点ａ３から後において高くなると、この
立上がり時点ａ３とＰＬＬクロック信号信号信号ＰＬＬ
Ｃ炉下時点ｂ３の位相差を、第９図（８）で示される論
理回路１３からの出力Ｆの時点Ｃ３で制御しても、その
後の時点ｄ３゜ｅ３での分周比「８」が入力信号ＰＢＳ
Ｇの周波数とは異っているため、ＰＬＬクロック信号信
号信号ＰＬＬＣ炉上ｆ３ではその誤差が積算され、これ
により入力信号ＰＢＳＧとＰＬＬクロック信号信号ＰＬ
ＬＣ内位相差が大きくずれてしまうという問題点があり
、これの解決が技術的課題として要請されていた。

本発明の目的は、上述の技術的課題を解決し、入力信号
ＰＢＳＧの幅広い周波数変化に追随し、良好な特性での
利用が簡単な構成で実現されるようにしたデジタルフェ
ーズロックドループ装置を提供することである。

課題を解決するための手段 本発明は、予め定められた周波数のクロック信号を作成
するクロック信号発生手段と、上記クロック信号を分周
してフェーズロックドループクロック信号を作成するク
ロック分周手段と、 前記フェーズロックドループクロック信号と入力信号と
の位相差を検出し、位相差検出信号を出力する複数の位
相差検出手段と、 上記位相差検出信号に応答し、位相差に対応する分周比
を設定する分周比設定手段と、クロック信号に応答して
前記入力信号の周波数成分を検出し、入力信号と前記フ
ェーズロックドループクロック信号との位相差が一致す
る分周比を設定する分周比調整手段と、 前記分周比設定手段からの出力を前記分周手段に与え、
その後前記分周比調整手段からの出力を前記分周手段に
与える分周比切換手段と、前記分周比調整手段からの出
力に応答して位相差検出信号を切換える信号切換手段と
を含むことを特徴とするデジタルフェーズロックドルー
プ装置である。

作用 本発明によるデジタルフェーズロックドループ装置は１
分周比設定手段によって入力信号とフェーズロックドル
ープクロック信号との位相差に対応した分周比を設定し
、これによって分周器を動作させる。前記分周比の設定
は、たとえば入力信号の立ち上がりからフェーズロック
ドループクロック信号の立ち上がりまでの時間を計数す
ることによって行われる。

分周比調整手段は、クロック信号に応答して入力信号の
周波数成分を検出し、入力信号と前記フェーズロックド
ループクロック信号との位相差が一致する分周比を設定
する。

分周比切換手段は、位相差が検出されたとき、前記分周
比調整手段の出力により分周比の種類を決定し、分周比
設定回路によって設定される分周比に基づいて分周器を
動作させ、その後分周比調整手段で設定される分周比で
分周器を動作させる。

したがって簡単な構成で入力信号ＰＢＳＧの幅広い周波
数変化に追随し、良好な特性で対応することができ、フ
ェーズロックドループのクロック外れを防止する。

実施例 第１図は本発明の一実施例のデジタルフェーズロックド
ループ装置３１の電気的槽底を示すブロック図であり、
第２図および第３図はその各部の信号の波形を示す波形
図である０次に第１図〜第３図を参照しつつ、本実施例
の動作を説明する。

第２図（１）に示される波形のクロック信号ＭＣＫが、
クロック発振器３２からライン１１１を介して第１カウ
ンタ４６のクロック端子ｃｋに与えられる。また第２カ
ウンタ４７のクロック端子ｃｋにはインバータ４５を介
して、反転クロック信号ＭＣＫが与えられる。

第２図（２）に示される入力信号ＰＢＳＧが、ライン１
１２を介して第１カウンタ４６と第２カウンタ４７の入
力端子ｄに与えられる。波形図中に記された数字０，１
，２．・・・、７．８．９は、入力信号ＰＢＳＧがハイ
レベルである期間に、クロック信号ＭＣＫに基づいて上
記カウンタによってカウントされる数、即ち入力信号Ｐ
ＢＳＧのハイレベル期間の長さを表す。

入力信号ＰＢＳＧは、第１カウンタ４６では第２図（１
）のクロック信号ＭＣＫの立ち上がりのタイミングて゛
カウントされ、第２カウンタ４７では立ち下がりのタイ
ミングでカウントされる。入力信号ＰＢＳＧは、デジタ
ル変調されており、１周期Ｔの２倍（２Ｔ）、３倍（３
Ｔ）、４倍（４Ｔ〉のものも含まれている。

第２図（３）、（５）、（７）、（９）は、入力信号Ｐ
ＢＳＧの周期ＴがＩＴ、２Ｔ、３Ｔ　　４Ｔの場合の第
１カウンタ４６のカウント出力ＡＱのカウント値を表し
、第２図（４）、（６）、（８）、（１０）は第２カウ
ンタ４７のカウント出力ＢＱのカウント値を表す、第１
カウンタ４６のカウント出力ＡＱと、第２カウンタ４７
のカウント出力ＢＱとは、ライン１１３．Ｎ１４を介し
て、上記カウンタ４６，４７に対応して設けられたデー
タ変換回路４８．４９にそれぞれ入力される。

第１データ変換回路４８と第２データ変換回路４９とは
、入力されたカウント値を、第１表に示すように、周期
Ｔが１Ｔ〜４Ｔのように変化しても、周波数成分の検出
値が同じ範囲で変化するように変換する。

（以下余白） 第　　１ 表 データ変換値４８．４９は、上記変換データを第１ラッ
チ回路５０のデータ端子ｄａ、ｄｂに個別的に入力する
。第１ラッチ回路５０のクロック端子ｃｋには、インバ
ータ５１によって反転された入力信号ＰＢＳＧが与えら
れているので、その立ち下がりのタイミングで上記変換
データがラッチされる。

第３図（１）〜（９）は、第２図（２）〜（１０）に対
応する波形を示し、入力信号ＰＢＳＧの位相が第２図に
示される位相とずれている場合を示している。

デコーダ５１は、第１ラッチ回路５０の出力に応答して
出力Ａｌ、Ａ２．Ａ３の３ビツトデータを、第２ラッチ
回路５３に入力する。一方、ＯＲゲート５４によって、
周期Ｔに対応した信号にと、反転入力信号ＰＢＳＧとの
論理和が、第２ラッチ回路５３のラッチクロック信号と
して作成され、信号に＝Ｏ５即ち入力信号ＰＢＳＧのハ
イレベルの期間がカウント値７〜９の間にあるときだけ
、第１ラッチ回路５０の出力ＡＩ、Ａ２．Ａ３が第２ラ
ッチ回路５３によってラッチされる。

分周器３３の分周比を決めるロードデータ信号Ｒは、前
記第２ラッチ回路５３の出力Ａｌｌ、Ａ１２、Ａ１３と
、論理回路４３から出力されるロードクロック信号Ｆに
よってトグル動作を行うＴフリップフロラブ回路５６の
出力ＡＩＯを、リードオンリメモリ（以下、ＲＯＭとい
う）５５によってデコードすることによって得ら、れる
、即ち第２ラッチ回路５３の出力Ａｌ　ｌ、Ａｌ　２．
Ａｌ　３と、Ｔフリップフロラブ回路５６の出力ＡＩＯ
とでＲＯＭ５５のアドレスが指定され、ＲＯＭ５５の出
力Ｑがロードデータ信号Ｒとしてデータ切換器４２に入
力される。

またＲＯＭ５５からはデコーダ４１のデコード値を切換
えるための切換信号Ｇｌ、Ｇ２が出力される。第２表に
ラッチ回路５３の出力ＡＩＯ，Ａ１１、Ａ１２．Ａ１３
と、ＲＯＭ５５の出力Ｒおよび切換信号Ｇｌ、Ｇ２の関
係を示す。

（以下余白） 第４図〜第６図は本実施例の動作を示すタイミングチャ
ートである。なお前記第２表における入力信号ＰＢＳＧ
の周期が８、即ちクロック信号ＭＣＫの８倍であるとき
は、従来の技術の項で述べたＮ＝８の場合に相当するの
で、この場合のタイミングチャートは第８図を転用する
。

第４図〜第６図および第８図の各国の図番（１〉〜（１
１）において、（１）はクロック発振器３２から出力さ
れるクロック信号ＭＣＫの波形を、（２〉は入力信号Ｐ
ＢＳＧの波形を、（３）はフェーズロックドループクロ
ック信号ＰＬＬＣＫの波形を、（４）は第１Ｄ−ＦＦ回
路３５の出力Ｑａの波形を、（５）はカウンタ３７の出
力ＣＮＴ○ＵＴの波形を、〈６）はＡＮＤゲート４０の
出力であるリセット信号Ｒ８Ｔの波形を、（７）はレジ
スタ３８の出力信号りの波形を、（８〉はデコーダ４１
の出力信号Ｅの波形を、（９）は論理回路４３から出力
されるロードクロック信号Ｆの波形を、（１１）は、フ
リップフロップ回路４４がら出力される制御信号Ｈの波
形を、（１ｏ）は、データ切換器４２から出力されるデ
ータ切換信号であるロードデータ信号Ｇの波形を、（１
１〉は、フリップフロップ回路４４がら出力される制御
信号Ｈの波形を、（１２）、（１３）は、ＲＯＭ５５か
ら出力される切換信号Ｇｌ、Ｇ２の波形を、それぞれ示
している。

制御信号Ｈがハイレベルのとき、データ切換器４２は、
デコーダ４１の出力信号Ｅのデータをロード信号Ｇとし
て分周器３３に入力し、制御信号Ｈがローレベルのとき
はＲＯＭ５５の出力Ｒをロード信号Ｇとして分周器３３
に入力する。上記ロード信号Ｇの波形は第４図〜第６図
および第８図の図番（１０）に示されている。

前記第２表および第４図〜第６図および第８図を参照し
て、入力信号ＰＢＳＧの周期がクロック信号ＭＣＫの７
倍である第４図のときは、ＲＯＭ５５の出力Ｒは「９」
となり、これがロード信号Ｇとして分周器３３に入力さ
れる。

入力信号ＰＢＳＧの周期がクロック信号ＭＣＫの７．５
倍である第５図のときは、ＲＯＭ５５の出力Ｒは「８」
と「９」が交互に出力され、これがロード信号Ｇとして
分周器３３に入力される。またこれらの場合には、ＲＯ
Ｍ５５は同時に第２表に示されるようにデコード切換信
号Ｇ１＝”Ｏ”Ｇ２＝″゛０”を出力する。

同様にして、クロック信号ＭＣＫの８倍である第８図の
ときは、「８」がロード信号Ｇとして分周器３３に入力
され、デコード切換信号Ｇｌ、Ｇ２はＧ１＝“１″、Ｇ
２＝“０”が出力される。

クロック信号ＭＣＫの８．５倍である第６図のときは、
「７」と「８」が交互に出力され、これがロード信号Ｇ
として分周器３３に入力される。

またクロック信号ＭＣＫの９倍のときは「７」となり、
これがロード信号Ｇとして分周器３３に入力される。こ
れらの場合、デコード切換信号Ｇ　１　’＋０２は、第
２表に示されるようにＧ１＝”０”Ｇ２＝　’“１′°
が出力される。

このように第４図〜第６図および第８図において、入力
信号ＰＢＳＧの立ち上がりとＰＬＬクロック信号ＰＬＬ
ＣＫの立ち上がりとの間ａ４〜ｂ４、ａ５〜ｂ５．ａ６
〜ｂ６の位相のずれが論理回路４３の出力信号Ｆである
時点ｃ４．ｄ４．ｃ５、ｄ５．ｃ６．ｄ６．ｅ６で、ロ
ード信号Ｇの分周比を設定することができ、したがって
ｆ４゜ｆ５．ｆ６の各時点では位相のずれが発生しない
。

こうして入力信号ＰＢＳＧが、第１図と第２図に示され
るクロック信号ＭＣＫの７〜９倍の周期で印加されても
、その範囲で入力信号ＰＢＳＧの周波数の変化に対して
ＰＬＬのロックレンジが大幅に改善され、ロック外れが
防止される。第３表に位相差信号りとデコード切換信号
Ｇｌ、Ｇ２の関係を示す。

第　　３　　表 上述の実施例では、二つのカウンタ４６，４７を用いて
入力信号ＰＢＳＧの周波数精度をクロック信号ＭＣＫの
１／２まで上げることができるけれども、このカウンタ
の数をさらに増すことにより、入力信号ＰＢＳＧの周波
数検出精度をさらに高めることができる。

また上述の実施例では、入力信号ＰＢＳＧの周波数をク
ロック信号ＭＣＫの７．５倍または８゜５倍とするため
に、データ切換信号Ｒを１８」および「９」と「７」お
よび「８」を交互に導出するようにしたけれども、本発
明の他の実施例として、別の態様でＲＯＭ５５の出力を
導出することによって入力信号ＰＢＳＧの周期に対応し
て個別制御でロックを行うことができる。

発明の効果 以上のように本発明によれば、入力信号とフェーズロッ
クドループクロック信号との位相差に対応した分周比を
、分周比設定回路によって設定し、その後、分周比調整
手段によって入力信号の周波数成分に対応した分周比を
設定するようにしたので、論理回路の処理速度の限界に
近い高速度の入力信号に対しても、簡単な回路構成であ
るにらかかわらず、入力信号が広範囲に変動してドリフ
トしても、良好な特性で出力周波数のロックを行うこと
のできるフェーズロックドループ装置を実現することが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例のフェーズロックドループ装
２３１の電気的構成を示すブロック図、第２図および第
３図は本実施例の各部の信号波形を示すタイミングチャ
ート、第４図〜第６図は本実施例の動作を示すタイミン
グチャート、第７図は従来の技術によるフェーズロック
ドループ装置の電気的構成を示すブロック図、第８図と
第９図はその各部の信号波形を示すタイミングチャート
である。

Claims (1)

1. 【特許請求の範囲】 予め定められた周波数のクロック信号を作成するクロッ
   ク信号発生手段と、 上記クロック信号を分周してフェーズロックドループク
   ロック信号を作成するクロック分周手段と、 前記フェーズロックドループクロック信号と入力信号と
   の位相差を検出し、位相差検出信号を出力する複数の位
   相差検出手段と、 上記位相差検出信号に応答し、位相差に対応する分周比
   を設定する分周比設定手段と、 クロック信号に応答して前記入力信号の周波数成分を検
   出し、入力信号と前記フェーズロックドループクロック
   信号との位相差が一致する分周比を設定する分周比調整
   手段と、 前記分周比設定手段からの出力を前記分周手段に与え、
   その後前記分周比調整手段からの出力を前記分周手段に
   与える分周比切換手段と、 前記分周比調整手段からの出力に応答して位相差検出信
   号を切換える信号切換手段とを含むことを特徴とするデ
   ジタルフェーズロックドループ装置。