JPH01124280A - 半導体レーザ - Google Patents
半導体レーザInfo
- Publication number
- JPH01124280A JPH01124280A JP62282442A JP28244287A JPH01124280A JP H01124280 A JPH01124280 A JP H01124280A JP 62282442 A JP62282442 A JP 62282442A JP 28244287 A JP28244287 A JP 28244287A JP H01124280 A JPH01124280 A JP H01124280A
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- JP
- Japan
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- layer
- conductivity type
- electrode
- inp
- film
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来の技術
最近半導体レーザは光フアイバ通信システムの実用化が
進むなかで光源としてますます重要性を増している。光
フアイバ通信を目的とした半導体レーザは、光ファイバ
との結合において不可欠な単一横モード発振、低しきい
値電流、高特性温度、高出力及び直線性の良い光出力−
電流特性等が要求される。これらの要求は一般にダブル
ヘテロ構造からなる幅の狭い活性層の両側に活性層より
屈折率の小さい電流ブロッキング層を設けた構造とする
ことによシ達成されている。第３図はその代表例である
ＢＨＬ／−ザ（Ｂｕｒｉｅｄ Ｈｅｔｅｒｏｓｔｒｕ
ｃｔｕｒｅＬａｓｅｒ ）の断面図で、以下第３図を参
照して従来の半導体レーザについて説明する。
進むなかで光源としてますます重要性を増している。光
フアイバ通信を目的とした半導体レーザは、光ファイバ
との結合において不可欠な単一横モード発振、低しきい
値電流、高特性温度、高出力及び直線性の良い光出力−
電流特性等が要求される。これらの要求は一般にダブル
ヘテロ構造からなる幅の狭い活性層の両側に活性層より
屈折率の小さい電流ブロッキング層を設けた構造とする
ことによシ達成されている。第３図はその代表例である
ＢＨＬ／−ザ（Ｂｕｒｉｅｄ Ｈｅｔｅｒｏｓｔｒｕ
ｃｔｕｒｅＬａｓｅｒ ）の断面図で、以下第３図を参
照して従来の半導体レーザについて説明する。
第３図において、３１はｎ−ＩｎＰ基板、３２はｎ−Ｉ
ｎＰクラッド層、３３はｎ−ＩｎＧａＡＳＰ活性層、３
４はｐ−ＩｎＰクラッド層、３５はｐ−ＩｎＧａＡｓＰ
コンタクト層、３６はｐ−ＩｎＰ層、３７はｎ−ＩｎＰ
層、３８はｐ−電極、３９はｎ−電極である。製造工程
はまずｎ−ＩｎＰ基板３１上に液相エピタキシャル成長
にてｎ−ＩｎＰクラッド層３層上２−ＩｎＧａＡｓＰ活
性層３３、ｐ −Ｉ ｎＰクラッド層３４、ｐ−ＩｎＧ
ａＡｓＰコンタクト層３６と連続成長する。
ｎＰクラッド層、３３はｎ−ＩｎＧａＡＳＰ活性層、３
４はｐ−ＩｎＰクラッド層、３５はｐ−ＩｎＧａＡｓＰ
コンタクト層、３６はｐ−ＩｎＰ層、３７はｎ−ＩｎＰ
層、３８はｐ−電極、３９はｎ−電極である。製造工程
はまずｎ−ＩｎＰ基板３１上に液相エピタキシャル成長
にてｎ−ＩｎＰクラッド層３層上２−ＩｎＧａＡｓＰ活
性層３３、ｐ −Ｉ ｎＰクラッド層３４、ｐ−ＩｎＧ
ａＡｓＰコンタクト層３６と連続成長する。
次にＳｉＯ２膜を設けこれをマスクとして活性層幅が２
μｍ程度となるようにメサストライプ構造を形成する。
μｍ程度となるようにメサストライプ構造を形成する。
これに２回目の液相エピタキシャル成長にてｐ−ＩｎＰ
層３θ、ｎ−ＩｎＰ層３７を成長し、成長層側にｐ−電
極（ＡｕＺｎ／Ａｕ等）、基板側にｎ−電極（ＡｕＧｅ
／Ａｕ等）を設けてチップ化する。ｎ−ＩｎＧａＡｓ＋
Ｐ活性層３３はこれより屈折率の低いＩｎＰ層３２．３
４．３６．３７に囲まれており、これにより光の閉込め
が図られるとともに、電圧を印加した際、電流はｐ−Ｉ
ｎＰ層３６とｎ−ＩｎＰ層３７の逆バイアス接合により
活性層の位置するメサストライプ部に閉じ込められる。
層３θ、ｎ−ＩｎＰ層３７を成長し、成長層側にｐ−電
極（ＡｕＺｎ／Ａｕ等）、基板側にｎ−電極（ＡｕＧｅ
／Ａｕ等）を設けてチップ化する。ｎ−ＩｎＧａＡｓ＋
Ｐ活性層３３はこれより屈折率の低いＩｎＰ層３２．３
４．３６．３７に囲まれており、これにより光の閉込め
が図られるとともに、電圧を印加した際、電流はｐ−Ｉ
ｎＰ層３６とｎ−ＩｎＰ層３７の逆バイアス接合により
活性層の位置するメサストライプ部に閉じ込められる。
発明が解決しようとする問題点
しかし以上のような構成では以下のような問題点を有し
ていた。すなわちｐ−ＩｎＰクラッド層３４、ｎ−Ｉｎ
Ｐ層３７、ｐ−ＩｎＰ層３６、ｎ−ＩｎＰクラッド層３
層上２−ｎ−ｐ−ｎサイリスタ構造を形成しておシ、ゲ
ートとなるｐ−ＩｎＰ層３６に流れ込む電流によシ、特
に高温動作時はサイリスクがターンオン状態となってｎ
−ＩｎＧａＡｓＰ活性層３３を迂回するリーク電流が増
大する。したがってしきい負電流の増大や量子効率の低
下、光出力の飽和等を引起こす。またゲートとなるｐ−
ＩｎＰ層３６に流れ込む電流はメサストライプ側壁との
接合部劣化にも起因する。
ていた。すなわちｐ−ＩｎＰクラッド層３４、ｎ−Ｉｎ
Ｐ層３７、ｐ−ＩｎＰ層３６、ｎ−ＩｎＰクラッド層３
層上２−ｎ−ｐ−ｎサイリスタ構造を形成しておシ、ゲ
ートとなるｐ−ＩｎＰ層３６に流れ込む電流によシ、特
に高温動作時はサイリスクがターンオン状態となってｎ
−ＩｎＧａＡｓＰ活性層３３を迂回するリーク電流が増
大する。したがってしきい負電流の増大や量子効率の低
下、光出力の飽和等を引起こす。またゲートとなるｐ−
ＩｎＰ層３６に流れ込む電流はメサストライプ側壁との
接合部劣化にも起因する。
本発明は上記問題点を解決するもので構造的に起因した
リーク電流成分によるしきい負電流の増大や量子効率の
低下、光出力の飽和等のない半導体レーザを提供するこ
とを目的とする。
リーク電流成分によるしきい負電流の増大や量子効率の
低下、光出力の飽和等のない半導体レーザを提供するこ
とを目的とする。
問題点を解決するだめの手段
本発明は基板に半絶縁性基板を用い、前記半絶縁性基板
にストライプ状溝を形成し、順次筒１の導伝型のクラッ
ド層、第１または第２の導伝型の活性層、第２の導伝型
のクラッド層、第２の導伝型のコンタクト層と結晶成長
してブレーナ埋込み構造とし、前記第２の導伝型のコン
タクト層上に第２の導伝型に対する電極を形成し、前記
ストライプ方向に垂直な一対の共振器面をエツチングに
より前記第１の導伝型のクラッド層に達する深さまで共
振器となる他の部分を除去することによシ形成し、第１
の導伝型に対する電極を前記エツチングにより露出した
共振器外部のストライプ状の第１の導伝型のクラッド層
上に形成した構成とすることにより上記目的を達成する
ものである。
にストライプ状溝を形成し、順次筒１の導伝型のクラッ
ド層、第１または第２の導伝型の活性層、第２の導伝型
のクラッド層、第２の導伝型のコンタクト層と結晶成長
してブレーナ埋込み構造とし、前記第２の導伝型のコン
タクト層上に第２の導伝型に対する電極を形成し、前記
ストライプ方向に垂直な一対の共振器面をエツチングに
より前記第１の導伝型のクラッド層に達する深さまで共
振器となる他の部分を除去することによシ形成し、第１
の導伝型に対する電極を前記エツチングにより露出した
共振器外部のストライプ状の第１の導伝型のクラッド層
上に形成した構成とすることにより上記目的を達成する
ものである。
作 用
本発明は上記構成により、ストライプ状溝中の活性層の
両側が半絶縁性基板であることから活性層に注入電流を
集中的に流れるようにしたものである。
両側が半絶縁性基板であることから活性層に注入電流を
集中的に流れるようにしたものである。
実施例
第１図は本発明の一実施例における半導体レーザの外観
斜視図である。第１図において１１はＦｅドープ半絶縁
性ＩｎＰ基板、１２はｎ−ＩｎＰクラッド層、１３はｎ
−ＩｎＧａＡｓＰ活性層、１４はｐ−ＩｎＰクラッド層
、１５はＰ−ＩｎＧａＡｓＰ コンタクト層、１６はｐ
−１ｉ極（ＡｕＺｎ／Ａｕ等）、１７はｎ−電極（Ａｕ
Ｇｅ／Ａｕ等）で、ｎ−電極１７は共共振器面形成のた
めにエツチングにて露出したストライプ状ｎ−ＩｎＰク
ラッド層１２上に設けられている。
斜視図である。第１図において１１はＦｅドープ半絶縁
性ＩｎＰ基板、１２はｎ−ＩｎＰクラッド層、１３はｎ
−ＩｎＧａＡｓＰ活性層、１４はｐ−ＩｎＰクラッド層
、１５はＰ−ＩｎＧａＡｓＰ コンタクト層、１６はｐ
−１ｉ極（ＡｕＺｎ／Ａｕ等）、１７はｎ−電極（Ａｕ
Ｇｅ／Ａｕ等）で、ｎ−電極１７は共共振器面形成のた
めにエツチングにて露出したストライプ状ｎ−ＩｎＰク
ラッド層１２上に設けられている。
次に第２図を用いて本実施例における半導体レーザの製
造工程を説明する。まず第２図（ａ）に示すように（１
００）面Ｆｅ ドープ半絶縁性ＩｎＰ基板１１上にＳ
１０２膜２１を設け、通常のフォトリソグラフィ技術
を用いて〔０１１〕方向にストライプ状窓をあけ、Ｓ
１０２膜２１をマスクとしてＨＣｌ系エッチャントにて
幅が２μｍ程度の溝を形成する。次に３１０２膜２１を
除去した後液相エピタキシャル成長にて順次ｎ−ＩｎＰ
クラッド層１２、ｎ−ＩｎＧａＡｓＰ活性層１３、ｐ−
ＩｎＰり−）−１ド層１４、ｐ−ＩｎＧａＡｓＰコンタ
クト層１５と連続成長し、前記溝中に活性層を含むダブ
ルヘテロ構造を埋込み、ｐ−ＩｎＧａＡｓＰ ：Ｉンタ
クト層１６上にｐ−電極１６としてＡｕＺｎ／Ａｕを設
ける（第２図（ｂ））。
造工程を説明する。まず第２図（ａ）に示すように（１
００）面Ｆｅ ドープ半絶縁性ＩｎＰ基板１１上にＳ
１０２膜２１を設け、通常のフォトリソグラフィ技術
を用いて〔０１１〕方向にストライプ状窓をあけ、Ｓ
１０２膜２１をマスクとしてＨＣｌ系エッチャントにて
幅が２μｍ程度の溝を形成する。次に３１０２膜２１を
除去した後液相エピタキシャル成長にて順次ｎ−ＩｎＰ
クラッド層１２、ｎ−ＩｎＧａＡｓＰ活性層１３、ｐ−
ＩｎＰり−）−１ド層１４、ｐ−ＩｎＧａＡｓＰコンタ
クト層１５と連続成長し、前記溝中に活性層を含むダブ
ルヘテロ構造を埋込み、ｐ−ＩｎＧａＡｓＰ ：Ｉンタ
クト層１６上にｐ−電極１６としてＡｕＺｎ／Ａｕを設
ける（第２図（ｂ））。
続いてｐ−ＩｎＧａＡｓＰコンタクト層１６上にＴｉ膜
を設は通常のフォトリソグラフィ技術にて共振器形成用
パターンにＴｉ膜をマスクとしてｐ−電電極１６をエツ
チングし、引１読きドライエツチング技術を用いてｐ−
ＩｎＧａＡｓＰコンタクト層１６以下の半導体層をｎ
−Ｉ ｎＰクラッド層１２に達する深さまで垂直にエツ
チングする（第２図（Ｃ））。
を設は通常のフォトリソグラフィ技術にて共振器形成用
パターンにＴｉ膜をマスクとしてｐ−電電極１６をエツ
チングし、引１読きドライエツチング技術を用いてｐ−
ＩｎＧａＡｓＰコンタクト層１６以下の半導体層をｎ
−Ｉ ｎＰクラッド層１２に達する深さまで垂直にエツ
チングする（第２図（Ｃ））。
この時エツチングした側面（共振器面となる）では溝中
のｎ−ＩｎＧａＡｓＰ活性層１３が完全に露出し、エツ
チング底面にては溝中に埋込まれたストライプ状のｎ−
ＩｎＰクラッド層１２が露出するようにエツチングする
。最後にＴｉ膜を除去した後、エツチング底面に露出し
たストライプ状ｎ−ＩｎＰクラッド層１２上にｎ−電極
としてＡｕＧｅ／Ａｕを設け、チップ化して第１図にお
ける構造とする。
のｎ−ＩｎＧａＡｓＰ活性層１３が完全に露出し、エツ
チング底面にては溝中に埋込まれたストライプ状のｎ−
ＩｎＰクラッド層１２が露出するようにエツチングする
。最後にＴｉ膜を除去した後、エツチング底面に露出し
たストライプ状ｎ−ＩｎＰクラッド層１２上にｎ−電極
としてＡｕＧｅ／Ａｕを設け、チップ化して第１図にお
ける構造とする。
本実施例における構造の半導体レーザではＦｅ ドープ
半絶縁性１ｎＰ基板１１の比抵抗が１０７Ω・１以上と
高いため、注入電流は活性層両側面を迂回することなく
集中的に活性層を流れる。したがって低しきい値電流を
達成するとともに従来のようにｐ−ｎ逆バイアス接合に
よる電流ブロッキングではないため、高温動作時にも光
出力の飽和等が少ない０さらに本実施例によればＢＨレ
ーザをはじめ多くの構造の半導体レーザが２回ないし３
回の結晶成長工程を必要とするのに対し１回の結晶成長
工程で作製可能であり、製造工程が簡単である。
半絶縁性１ｎＰ基板１１の比抵抗が１０７Ω・１以上と
高いため、注入電流は活性層両側面を迂回することなく
集中的に活性層を流れる。したがって低しきい値電流を
達成するとともに従来のようにｐ−ｎ逆バイアス接合に
よる電流ブロッキングではないため、高温動作時にも光
出力の飽和等が少ない０さらに本実施例によればＢＨレ
ーザをはじめ多くの構造の半導体レーザが２回ないし３
回の結晶成長工程を必要とするのに対し１回の結晶成長
工程で作製可能であり、製造工程が簡単である。
また電極形成位置が従来のように平行に向い合っていな
いのでチップのもつ容量が低下し、高周波応答特性の改
善にもつながる。
いのでチップのもつ容量が低下し、高周波応答特性の改
善にもつながる。
なお、本発明は実施例においてＦｅ ドープＩｎＰ基
板を用いたが、ＣｒドープＧａＡｓ基板を用いたＧ ａ
Ａ ｓ ／Ａ Ｉ Ｇ ａ Ａ ｓ系半導体レーザに
ついても有効である。
板を用いたが、ＣｒドープＧａＡｓ基板を用いたＧ ａ
Ａ ｓ ／Ａ Ｉ Ｇ ａ Ａ ｓ系半導体レーザに
ついても有効である。
発明の効果
以上のように本発明はストライプ状活性層の両側面が半
絶縁性基板であるために従来のような構造的に起因した
リーク電流成分がなく、電極位置が向かい合っていない
ので高周波応答特性が改善され、簡単な構造で作製上容
易であることからその効果は大きい。
絶縁性基板であるために従来のような構造的に起因した
リーク電流成分がなく、電極位置が向かい合っていない
ので高周波応答特性が改善され、簡単な構造で作製上容
易であることからその効果は大きい。
第１図は本発明の一実施例における半導体レーザの外観
斜視図、第２図は同半導体レーザの製造工程図、第３図
は従来例のＢＨレーザの断面図である。 １１・・・・・・Ｆｅ ドープ半絶縁性１ｎＰ基板、１
６・・・・・・ｐ−電極、１７・・・・・・ｎ−電極、
２１・・・・・・Ｓ １０２膜、２２・・・・・・Ｔｉ
膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図
斜視図、第２図は同半導体レーザの製造工程図、第３図
は従来例のＢＨレーザの断面図である。 １１・・・・・・Ｆｅ ドープ半絶縁性１ｎＰ基板、１
６・・・・・・ｐ−電極、１７・・・・・・ｎ−電極、
２１・・・・・・Ｓ １０２膜、２２・・・・・・Ｔｉ
膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図
Claims (1)
- 基板に半絶縁性基板を用い、前記半絶縁性基板にストラ
イプ状溝を形成し、順次第１の導伝型のクラッド層、第
１または第２の導伝型の活性層、第２の導伝型のクラッ
ド層、第２の導伝型のコンタクト層と結晶成長して前記
溝中に活性層を含むダブルヘテロ構造を形成してプレー
ナ埋込み構造とし、前記第２の導伝型のコンタクト層上
に第２の導伝型に対する電極を形成し、前記ストライプ
方向に垂直な一対の共振器面を、エッチングにより前記
第１の導伝型のクラッド層に達する深さまで共振器とな
る他の部分を除去することにより形成し、第１の導伝型
に対する電極を前記エッチングにより露出した共振器外
部のストライプ状第１の導伝型のクラッド層上に形成し
たことを特徴とする半導体レーザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62282442A JPH01124280A (ja) | 1987-11-09 | 1987-11-09 | 半導体レーザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62282442A JPH01124280A (ja) | 1987-11-09 | 1987-11-09 | 半導体レーザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01124280A true JPH01124280A (ja) | 1989-05-17 |
Family
ID=17652471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62282442A Pending JPH01124280A (ja) | 1987-11-09 | 1987-11-09 | 半導体レーザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01124280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000016390A1 (de) * | 1998-09-15 | 2000-03-23 | Infineon Technologies Ag | Verfahren zur herstellung einer stufe auf der oberfläche eines substrats aus halbleitermaterial, anwendung des verfahrens und substrat mit einer stufe |
-
1987
- 1987-11-09 JP JP62282442A patent/JPH01124280A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000016390A1 (de) * | 1998-09-15 | 2000-03-23 | Infineon Technologies Ag | Verfahren zur herstellung einer stufe auf der oberfläche eines substrats aus halbleitermaterial, anwendung des verfahrens und substrat mit einer stufe |
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