JPH01125125A - 位相周波数比較器 - Google Patents
位相周波数比較器Info
- Publication number
- JPH01125125A JPH01125125A JP62282149A JP28214987A JPH01125125A JP H01125125 A JPH01125125 A JP H01125125A JP 62282149 A JP62282149 A JP 62282149A JP 28214987 A JP28214987 A JP 28214987A JP H01125125 A JPH01125125 A JP H01125125A
- Authority
- JP
- Japan
- Prior art keywords
- input
- gate
- output
- signal
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の目的
［産業上の利用分野］
本発明はフェーズロックループ（ＰＬＬ）において使用
される誤動作防止構成の位相周波数比較回路（ＲＦＣ）
に関するものである。
される誤動作防止構成の位相周波数比較回路（ＲＦＣ）
に関するものである。
［従来の技術］
第５図に従来のＰＦＣのシンボリック論理ブロック図を
示す。２入力ＮＯＲゲート１の出力がセット・リセット
付フリップフロップ３のリセット端子と３入力ＯＲ／Ｎ
ＯＲゲート６と４入力ＮＯＲゲート５０入力に接続され
、２入力ＮＯＲゲート２の出力がセット・リセット付フ
リップフロップ４のリセット端子と３入力ＯＲ／ＮＯＲ
ゲート７と４入力ＮＯＲゲート５の入力に接続され、セ
ット・リセット付フリップフロップ３の出力が３入力Ｏ
Ｒ／ＮＯＲゲート６の入力と４入力ＮＯＲゲート５の入
力に接続され、セット・リセット付フリップフロップ４
の出力が３入力ＯＲ／ＮＯＲゲート７と４入力ＮＯＲゲ
ート５の入力に接続され、４入力ＮＯＲゲート５の出力
が３入力ＯＲ／ＮＯＲゲート６゜７の入力とセット・リ
セット付フリップフロップ３，４のセット端子に接続さ
れ、３入力ＯＲ／ＮＯＲゲート６のＮＯＲ出力が２入力
ＮＯＲゲート１の入力に接続され、３入力ＯＲ／ＮＯＲ
ゲート７の出力が２入力ＮＯＲゲート２の入力に接続さ
れており、２入力ＮＯＲゲート１゜２の他方の入力を２
つの入力端子Ｒ，Ｖとし、３入力ＯＲ／ＮＯＲゲート６
．７のＯＲ／Ｎ。
示す。２入力ＮＯＲゲート１の出力がセット・リセット
付フリップフロップ３のリセット端子と３入力ＯＲ／Ｎ
ＯＲゲート６と４入力ＮＯＲゲート５０入力に接続され
、２入力ＮＯＲゲート２の出力がセット・リセット付フ
リップフロップ４のリセット端子と３入力ＯＲ／ＮＯＲ
ゲート７と４入力ＮＯＲゲート５の入力に接続され、セ
ット・リセット付フリップフロップ３の出力が３入力Ｏ
Ｒ／ＮＯＲゲート６の入力と４入力ＮＯＲゲート５の入
力に接続され、セット・リセット付フリップフロップ４
の出力が３入力ＯＲ／ＮＯＲゲート７と４入力ＮＯＲゲ
ート５の入力に接続され、４入力ＮＯＲゲート５の出力
が３入力ＯＲ／ＮＯＲゲート６゜７の入力とセット・リ
セット付フリップフロップ３，４のセット端子に接続さ
れ、３入力ＯＲ／ＮＯＲゲート６のＮＯＲ出力が２入力
ＮＯＲゲート１の入力に接続され、３入力ＯＲ／ＮＯＲ
ゲート７の出力が２入力ＮＯＲゲート２の入力に接続さ
れており、２入力ＮＯＲゲート１゜２の他方の入力を２
つの入力端子Ｒ，Ｖとし、３入力ＯＲ／ＮＯＲゲート６
．７のＯＲ／Ｎ。
Ｒ出力を４つの出力端子ｕ、ｕ、’ｏ、ｖとする構成で
ある。
ある。
この回路の機能は入力端子Ｒ，Ｖに印加された入力信号
の位相差を検出しパルスの長さとして出力端子Ｕ、Ｄに
出力する。動作例として３種類のタイミングダイヤグラ
ムを第６図に示す。
の位相差を検出しパルスの長さとして出力端子Ｕ、Ｄに
出力する。動作例として３種類のタイミングダイヤグラ
ムを第６図に示す。
同図（ａＨｂ）は入力端子Ｒ１・Ｖの入力信号が同じ周
波数で位相関係が異なる場合である。
波数で位相関係が異なる場合である。
（ａ）の場合は■の入力信号がＩｌｉｇｈレベル（Ｈ）
からＬｏｗレベル（Ｌ）に変化してからＲの入力信号が
Ｈ→Ｌに変化するまでのタイミング（Ｏｐち位相差）を
検出して出力端子Ｕがパルス出力信号を発生している。
からＬｏｗレベル（Ｌ）に変化してからＲの入力信号が
Ｈ→Ｌに変化するまでのタイミング（Ｏｐち位相差）を
検出して出力端子Ｕがパルス出力信号を発生している。
出力端子りの出力信号はＨ固定である。
（ｂ）の場合は逆に出力端子Ｕの出力信号がＨ固定とな
り、πの入力信号がＨ→Ｌに変化してから■の入力信号
がＨ→Ｌに変化するまでの位相差を出力端子■の出力信
号がパルスで表している。
り、πの入力信号がＨ→Ｌに変化してから■の入力信号
がＨ→Ｌに変化するまでの位相差を出力端子■の出力信
号がパルスで表している。
また（Ｃ）はＲ，Ｖの入力信号の周波数が異なる場合で
あり、玉の入力周波数が■の入力周波数の１．５倍であ
るケースで、ＲＦＣの出力は入力端子Ｒへの入力信号の
３周期（あるいは入万端子Ｖへの入力信号の２周期）を
１周期として同じパターン信号を繰返し出力している。
あり、玉の入力周波数が■の入力周波数の１．５倍であ
るケースで、ＲＦＣの出力は入力端子Ｒへの入力信号の
３周期（あるいは入万端子Ｖへの入力信号の２周期）を
１周期として同じパターン信号を繰返し出力している。
出力端子■出力のパルス信号は■の入力信号がＨ→Ｌに
なってからπの入力信号がＨ→Ｌになるまでの位相差を
検出している。
なってからπの入力信号がＨ→Ｌになるまでの位相差を
検出している。
エミッタ結合回路（ＥＣＬ）を使用してＰＦＣの基本回
路である２入力ＮＯＲゲート１．２やセット（Ｓ）・リ
セット（Ｒ）付フリップフロップ３．４．４入力ＮＯＲ
ゲート５、および３入力ＯＲ／ＮＯＲゲート６．７のそ
れぞれのシンボルマークによる各論理素子を具体的回路
に実現すると、例えば第７図（ａ）（ｂ） （ｃ）（ｄ
）に示す回路となる。ここでＶｃｃは高電位側電源、Ｖ
Ｒｌ、 ＶＲ２は基準電圧、Ｖｃｓは電流源ベース基準
電圧である。Ｓ−Ｒ付フリップフロップ３．４として第
７図（ｂ）の様なＥＣ１２段シリーズゲートによるラッ
チ型を使用した場合には、回路の構成の上から次の問題
点がある。ＳとＲ端子の入力信号が中間レベルに長時間
（シリーズゲートの応答速度に比較して長時間）ある間
に、出力端子Ｑの出力信号は中間レベルあるいは、ノイ
ズ等によってどちらかのレベルに固定してしまうという
状態が生じる。回路はデジタル動作であるからＳとＲ端
子の入力信号が安定状態として中間レベルにある事はな
いが、入力端子ＲとＶの入力信号がＥＣＬ回路の応＠速
度と比べて十分にゆっくりと変化する場合（大きな立上
がり時間、立下がり時間の場合）は過渡的ではあるがこ
のような状態が存在し得る。
路である２入力ＮＯＲゲート１．２やセット（Ｓ）・リ
セット（Ｒ）付フリップフロップ３．４．４入力ＮＯＲ
ゲート５、および３入力ＯＲ／ＮＯＲゲート６．７のそ
れぞれのシンボルマークによる各論理素子を具体的回路
に実現すると、例えば第７図（ａ）（ｂ） （ｃ）（ｄ
）に示す回路となる。ここでＶｃｃは高電位側電源、Ｖ
Ｒｌ、 ＶＲ２は基準電圧、Ｖｃｓは電流源ベース基準
電圧である。Ｓ−Ｒ付フリップフロップ３．４として第
７図（ｂ）の様なＥＣ１２段シリーズゲートによるラッ
チ型を使用した場合には、回路の構成の上から次の問題
点がある。ＳとＲ端子の入力信号が中間レベルに長時間
（シリーズゲートの応答速度に比較して長時間）ある間
に、出力端子Ｑの出力信号は中間レベルあるいは、ノイ
ズ等によってどちらかのレベルに固定してしまうという
状態が生じる。回路はデジタル動作であるからＳとＲ端
子の入力信号が安定状態として中間レベルにある事はな
いが、入力端子ＲとＶの入力信号がＥＣＬ回路の応＠速
度と比べて十分にゆっくりと変化する場合（大きな立上
がり時間、立下がり時間の場合）は過渡的ではあるがこ
のような状態が存在し得る。
第８図には前記状態が生じることにより、ＰＦＣ回路で
誤動作が発生することをシミュレーションにより示した
ものである。（ａ）は正常動作、（ｂ）は誤動作をして
いるケースである。
誤動作が発生することをシミュレーションにより示した
ものである。（ａ）は正常動作、（ｂ）は誤動作をして
いるケースである。
（ａ）は入力端子Ｒに１２０ＭＨｚのパルス波、入力端
子■に１３０ＭＨｚの正弦波をそれぞれ入力した場合の
各ノード（第゛５図において■〜■）の波形をモニター
したものである。シミュレーションに使用したトランジ
スタのパラメータはｒＴ＝１０Ｇ１１２（ＶＣＥ＝ １
Ｖ）で、基本ゲート遅延は１ｏｏｐｓ程度であり、ゲ
ートの応答速度に対して入力はかなりゆっくりと変化す
るケースである。波形は上下５段に分けてあり、最上段
が入力端子Ｒ０■、第２段がノード■■、第３段がノー
ド■■、第４段がノード■、第５段が出力りにおける信
号波形である。位相差の検出は入力端子Ｖの入力信号が
Ｌ→Ｈになってから入ｈ＠子Ｒの入力信号がＬ−＋Ｈに
なるまでの時間をＤがパルス出力することで行なわれて
おり、入力端子Ｒ，Ｖの入力周波数差に応じて波形の相
対位置がズしてゆき、それに対応して出力端子りの出力
信号パルス幅が大きくなってゆく。従って入力端子Ｒ，
Ｖの入力信号周期の最小公倍数の周期で同じパターン出
力を繰返し、第８図には１周期のパターンが示されてい
る。（ｂ）は入力端子Ｒに１２０ＭＨｚの正弦波が、入
力端子■に１３０ＭＨ２のパルス波を入力した場合につ
いて示しであるが、出力端子りの出力において図示しで
ある様に、正常に位相差を検出していない所がある事が
認められる。即ち３回目の位相差の検出が入力端子Ｒの
入力信号がし→Ｈになる時に終わりきらすに、次に入力
端子Ｒの入力信号がＬ→Ｈになる時まで出力端子りの出
力信号が旧ｏｈレベルに固定されている。次に続く検出
でも同様な誤動作が生じている。 −・ 第８図（Ｃ）は正常動作している部分（２回目の位相差
検出）と誤動作している部分く３回目の位相差検出）を
拡大したものである。正常動作の論理のタイミングを以
下にしめす。
子■に１３０ＭＨｚの正弦波をそれぞれ入力した場合の
各ノード（第゛５図において■〜■）の波形をモニター
したものである。シミュレーションに使用したトランジ
スタのパラメータはｒＴ＝１０Ｇ１１２（ＶＣＥ＝ １
Ｖ）で、基本ゲート遅延は１ｏｏｐｓ程度であり、ゲ
ートの応答速度に対して入力はかなりゆっくりと変化す
るケースである。波形は上下５段に分けてあり、最上段
が入力端子Ｒ０■、第２段がノード■■、第３段がノー
ド■■、第４段がノード■、第５段が出力りにおける信
号波形である。位相差の検出は入力端子Ｖの入力信号が
Ｌ→Ｈになってから入ｈ＠子Ｒの入力信号がＬ−＋Ｈに
なるまでの時間をＤがパルス出力することで行なわれて
おり、入力端子Ｒ，Ｖの入力周波数差に応じて波形の相
対位置がズしてゆき、それに対応して出力端子りの出力
信号パルス幅が大きくなってゆく。従って入力端子Ｒ，
Ｖの入力信号周期の最小公倍数の周期で同じパターン出
力を繰返し、第８図には１周期のパターンが示されてい
る。（ｂ）は入力端子Ｒに１２０ＭＨｚの正弦波が、入
力端子■に１３０ＭＨ２のパルス波を入力した場合につ
いて示しであるが、出力端子りの出力において図示しで
ある様に、正常に位相差を検出していない所がある事が
認められる。即ち３回目の位相差の検出が入力端子Ｒの
入力信号がし→Ｈになる時に終わりきらすに、次に入力
端子Ｒの入力信号がＬ→Ｈになる時まで出力端子りの出
力信号が旧ｏｈレベルに固定されている。次に続く検出
でも同様な誤動作が生じている。 −・ 第８図（Ｃ）は正常動作している部分（２回目の位相差
検出）と誤動作している部分く３回目の位相差検出）を
拡大したものである。正常動作の論理のタイミングを以
下にしめす。
（Ｉ）入力端子Ｖの入力信号がＬからＨに変化する。
↓
（Ｉｔ）ノード■の通過信号がＨからしに変化すること
により、３入力ＮＯＲゲート７の入力がすべてしになる
。
により、３入力ＮＯＲゲート７の入力がすべてしになる
。
↓
（ＩＩＩ）出力端子りの出力信号がＬからＨに変化する
（位相差の検出スタート） ↓ （ＴＶ）入力端子Ｒの入力信号がＬからＨに変化する。
（位相差の検出スタート） ↓ （ＴＶ）入力端子Ｒの入力信号がＬからＨに変化する。
（Ｖ）ノード■の通過信号がＨからＬに変化することに
より、４入力ＮＯＲゲート５の入力がすべてしになる。
より、４入力ＮＯＲゲート５の入力がすべてしになる。
↓
（Ｖｌ）ノード■の通過信号がＬからＨに変化すること
によりラッチ型Ｓ−Ｒ付フリップフロップ３．４をセッ
トする。
によりラッチ型Ｓ−Ｒ付フリップフロップ３．４をセッ
トする。
↓
（Ｖｌ）ノード■■の通過信号がともにＬからＨになる
ので３入力ＮＯＲゲート７の１人力と４入力ＮＯＲゲー
ト５の２入力がＨになる。
ので３入力ＮＯＲゲート７の１人力と４入力ＮＯＲゲー
ト５の２入力がＨになる。
↓
（■）出力端子りの出力信号がＨからＬに変化しく位相
差の検出終了）、ざらにノード■の通過信号がＨからＬ
になる。
差の検出終了）、ざらにノード■の通過信号がＨからＬ
になる。
タイミング（Ｖ ）（Ｖｌ ）においてノード■■の通
過信号即ちラッチ型フリップフロップ３のＲ。
過信号即ちラッチ型フリップフロップ３のＲ。
Ｓ端子の入力信号が過渡的ではあるがほぼ同時に中間レ
ベルに近い状態になることがある（この様子は第８図（
Ｃ）の４段目にノード■■の通過信号を併せてモニター
してあり、このような様子が生じることが理解できる）
。ノード■の通過信号の変化はノード■の通過信号の変
化に対して４入力ＮＯＲゲート５の遅延分おくれるが、
ノード■の通過信号の変化がゆるやかな程、両者が中間
レベルにある時間が長くなるため、誤動作をする可能性
が多くなる。（ａ）の入カバターンでは入力端子Ｒの入
力信号がパルスであるためノード■の通過信号は比較的
速く変化するために問題はないが、（ｂ）の入カバター
ンでは入力端子Ｒの入力信号は正弦波でありノード■の
通過信号の変化がゆるやかになる。従って同じ周波数の
入力でも（ａ）では正常動作、（ｂ）では誤動作するこ
とになる。
ベルに近い状態になることがある（この様子は第８図（
Ｃ）の４段目にノード■■の通過信号を併せてモニター
してあり、このような様子が生じることが理解できる）
。ノード■の通過信号の変化はノード■の通過信号の変
化に対して４入力ＮＯＲゲート５の遅延分おくれるが、
ノード■の通過信号の変化がゆるやかな程、両者が中間
レベルにある時間が長くなるため、誤動作をする可能性
が多くなる。（ａ）の入カバターンでは入力端子Ｒの入
力信号がパルスであるためノード■の通過信号は比較的
速く変化するために問題はないが、（ｂ）の入カバター
ンでは入力端子Ｒの入力信号は正弦波でありノード■の
通過信号の変化がゆるやかになる。従って同じ周波数の
入力でも（ａ）では正常動作、（ｂ）では誤動作するこ
とになる。
誤動作の方では、タイミング（Ｖｌ）において■■の通
過信号が同時にＬからＨになるのでなく、先に述べたノ
ード■■の通過信号が中間レベルにあたるためノード■
の通過信号の方が早くＬからＨになってしまう。このた
めノード■の通過信号は十分にＨ側にいかずにＬへ向う
ためラッチ型Ｒ−８付フリップフロップ４をセットでき
ず、ノード■の通過信号をＨにすることが出来ない。従
って出力端子りの出力信号がしになりきらず、位相差の
検出の終了を行うことが出来ない。正常動作に比べて誤
動作で特徴的なことはノード■■の通過信号が同時には
Ｈに向かわないことと、ノード■の通過信号がＨになり
きらず降りてしまうことである。また誤動作の直接的原
因はノード■の通過信号の変化にすぐ追随して（ゲート
１段分の遅延しかない）ノード■の通過信号が変化する
ためラッチ型フリップフロップ４のＲＳＳ端子が同時に
中間レベルになることである。従って入力が比較的低
（周波の正弦波である時や入力の振幅が小さい時に誤動
作を生じる可能性がある。またここではノード■の通過
信号の変化がゆるやかな場合だけ誤動作が生じるケース
になっているが、回路の対称性からノード■の通過信号
に対しても同様の状況になり誤動作を生じるケースがあ
ることは容易に推測がつく。
過信号が同時にＬからＨになるのでなく、先に述べたノ
ード■■の通過信号が中間レベルにあたるためノード■
の通過信号の方が早くＬからＨになってしまう。このた
めノード■の通過信号は十分にＨ側にいかずにＬへ向う
ためラッチ型Ｒ−８付フリップフロップ４をセットでき
ず、ノード■の通過信号をＨにすることが出来ない。従
って出力端子りの出力信号がしになりきらず、位相差の
検出の終了を行うことが出来ない。正常動作に比べて誤
動作で特徴的なことはノード■■の通過信号が同時には
Ｈに向かわないことと、ノード■の通過信号がＨになり
きらず降りてしまうことである。また誤動作の直接的原
因はノード■の通過信号の変化にすぐ追随して（ゲート
１段分の遅延しかない）ノード■の通過信号が変化する
ためラッチ型フリップフロップ４のＲＳＳ端子が同時に
中間レベルになることである。従って入力が比較的低
（周波の正弦波である時や入力の振幅が小さい時に誤動
作を生じる可能性がある。またここではノード■の通過
信号の変化がゆるやかな場合だけ誤動作が生じるケース
になっているが、回路の対称性からノード■の通過信号
に対しても同様の状況になり誤動作を生じるケースがあ
ることは容易に推測がつく。
この様に、第５図に示したＲＦＣの基本的な論理構成に
おいて、第７図のようなＥＣＬ回路を適用する従来の回
路では誤動作を生じるという欠点がある。
おいて、第７図のようなＥＣＬ回路を適用する従来の回
路では誤動作を生じるという欠点がある。
［発明が解決しようとする問題点］
本発明は従来の技術のＥＣＬ回路を適用したＰＦＣ回路
回路転成いてタイミング的に生ずる可能性のある誤動作
を波形整形回路あるいは遅延線、特にモノリシックＩＣ
では遅延ゲートを利用することにより、誤動作発生の可
能性をなくし幅広いレンジで正常動作するＲＦＣ回路を
提供せんとするものである。
回路転成いてタイミング的に生ずる可能性のある誤動作
を波形整形回路あるいは遅延線、特にモノリシックＩＣ
では遅延ゲートを利用することにより、誤動作発生の可
能性をなくし幅広いレンジで正常動作するＲＦＣ回路を
提供せんとするものである。
２）発明の構成
［問題点を解決するための手段］
本発明の位相周波数比較器は、第１の２入力ＮＯＲゲー
トの出力が第１のセット・リセット付フリップフロップ
のリセット端子と第１の３入力ＯＲ／ＮＯＲゲートの第
１の入力と４入力ＮＯＲゲートの第１の入力に接続され
、第２の２入力ＮＯＲゲートの出力が第２のセット・リ
セット付フリップフロップのリセット端子と第２の３入
力ＯＲ／ＮＯＲゲートの第１の入力と前記４入力ＮＯＲ
ゲートの第２入力に接続され、前記第１のセット・リセ
ット付フリップフロップの出力が前記第１の３入力ＯＲ
／ＮＯＲゲートの第２の入力と前記４入力ＮＯＲゲート
の第３の入力に接続され、前記第２のセット・リセット
付フリップフロップの出力が前記第２の３入力ＯＲ／Ｎ
ＯＲゲートの第２の入力と前記４入力ＮＯＲゲートの第
４入力に接続され、当該４入力ＮＯＲゲートの出力が前
記第１および第２の３入力ＯＲ／ＮＯＲゲートの第３の
入力と前記第１および第２のセット・リセット付フリッ
プフロップのセット端子に接続され、前記第１の３入力
ＯＲ／ＮＯＲゲート（７）ＮＯＲ出力が前記第１の２入
力ＮＯＲゲートの第１の入力に接続され、前記第２の３
入力ＯＲ／ＮＯＲゲートのＮＯＲ出力が前記第２の２入
力ＮＯＲゲートの第１の入力に接続され、前記第１およ
び第２の２入力ＮＯＲゲートの第２の入力を２つの入力
端子とし、前記第１および第２の３入力ＯＲ／ＮＯＲゲ
ートのＯＲ／ＮＯＲ出力を４つの出力端子として構成さ
れた位相周波数比較器において、前記第１および第２の
２入力ＮＯＲゲートの入力端子側あるいは後段に波形整
形回路を前２又は後置挿入するか、前記４入力ＮＯＲゲ
ートの出力に遅延素子を挿入することにより前記４入力
ＮＯＲゲートの応答速度に対して前記２入力ＮＯＲゲー
トの入力波形がゆるやかな場合でも正常動作を確保し入
力帯域、入力感度を広げることを可能としてなる。
トの出力が第１のセット・リセット付フリップフロップ
のリセット端子と第１の３入力ＯＲ／ＮＯＲゲートの第
１の入力と４入力ＮＯＲゲートの第１の入力に接続され
、第２の２入力ＮＯＲゲートの出力が第２のセット・リ
セット付フリップフロップのリセット端子と第２の３入
力ＯＲ／ＮＯＲゲートの第１の入力と前記４入力ＮＯＲ
ゲートの第２入力に接続され、前記第１のセット・リセ
ット付フリップフロップの出力が前記第１の３入力ＯＲ
／ＮＯＲゲートの第２の入力と前記４入力ＮＯＲゲート
の第３の入力に接続され、前記第２のセット・リセット
付フリップフロップの出力が前記第２の３入力ＯＲ／Ｎ
ＯＲゲートの第２の入力と前記４入力ＮＯＲゲートの第
４入力に接続され、当該４入力ＮＯＲゲートの出力が前
記第１および第２の３入力ＯＲ／ＮＯＲゲートの第３の
入力と前記第１および第２のセット・リセット付フリッ
プフロップのセット端子に接続され、前記第１の３入力
ＯＲ／ＮＯＲゲート（７）ＮＯＲ出力が前記第１の２入
力ＮＯＲゲートの第１の入力に接続され、前記第２の３
入力ＯＲ／ＮＯＲゲートのＮＯＲ出力が前記第２の２入
力ＮＯＲゲートの第１の入力に接続され、前記第１およ
び第２の２入力ＮＯＲゲートの第２の入力を２つの入力
端子とし、前記第１および第２の３入力ＯＲ／ＮＯＲゲ
ートのＯＲ／ＮＯＲ出力を４つの出力端子として構成さ
れた位相周波数比較器において、前記第１および第２の
２入力ＮＯＲゲートの入力端子側あるいは後段に波形整
形回路を前２又は後置挿入するか、前記４入力ＮＯＲゲ
ートの出力に遅延素子を挿入することにより前記４入力
ＮＯＲゲートの応答速度に対して前記２入力ＮＯＲゲー
トの入力波形がゆるやかな場合でも正常動作を確保し入
力帯域、入力感度を広げることを可能としてなる。
［実 施 例］
前記誤動作はラッチ型セット・、リセット付フリップフ
ロップ３．４のＳとＲ端子の入力信号がともに中間レベ
ルにある過渡状態が存在する時に発生する。これはノー
ド■通過信号が比較的ゆるやかに変化することとノード
■通過信号がノード■（あるいは■）の通過信号の変化
に対してゲート１段分の遅延で追随することに原因があ
る。従って回路的工夫によりノード■（あるいは■）通
過信号の変化を速くすること（即ち波形の立上がり立下
がり時間を短くすること）、あるいはノード■通過信号
のノード■通過信号に対する変化のタイミングを少しお
くらせればよい。
ロップ３．４のＳとＲ端子の入力信号がともに中間レベ
ルにある過渡状態が存在する時に発生する。これはノー
ド■通過信号が比較的ゆるやかに変化することとノード
■通過信号がノード■（あるいは■）の通過信号の変化
に対してゲート１段分の遅延で追随することに原因があ
る。従って回路的工夫によりノード■（あるいは■）通
過信号の変化を速くすること（即ち波形の立上がり立下
がり時間を短くすること）、あるいはノード■通過信号
のノード■通過信号に対する変化のタイミングを少しお
くらせればよい。
本発明の実施例を第１図につき説明する。
同図（ａ）（ｂ）は第１乃至第２実施例であって、ノー
ド■■の通過信号の波形の立上がり立下がりを速めるた
めに波形整形回路８．９を使用する例である。（ａ）で
は入力端子Ｒ，Ｖの入力信号波形に、（ｂ）ではノード
■■の通過信号波形に波形整形を行う。波形整形回路８
．９は第３図あるいは第４図に示すような通常のＥＣＬ
によるバッファ回路あるいはシュミットトリガ−回路等
で構成する。（Ｃ）は第３実施例であってノード■通過
信号の変化のタイミングを理らせるために遅延回路１０
を使用する例にして４入力ＮＯＲゲート５の出力に遅延
用のバッフアゲ □−トを入れた構成になっている。当
該遅延用バッフ１ゲートは第３図あるいは第４図に示し
た波形整形回路８．９と同様な回路で構成づることがで
きるう配線による遅延を利用することも考えられるが、
モノリシックＩＣへの適用を考えた場合、ゲートによる
遅延を用いた方が面積、効果ともに有利である。またそ
の他の実施例として（ａ）（ｂ）と（Ｃ）を組合わせた
構成等も容易に類推できる。
ド■■の通過信号の波形の立上がり立下がりを速めるた
めに波形整形回路８．９を使用する例である。（ａ）で
は入力端子Ｒ，Ｖの入力信号波形に、（ｂ）ではノード
■■の通過信号波形に波形整形を行う。波形整形回路８
．９は第３図あるいは第４図に示すような通常のＥＣＬ
によるバッファ回路あるいはシュミットトリガ−回路等
で構成する。（Ｃ）は第３実施例であってノード■通過
信号の変化のタイミングを理らせるために遅延回路１０
を使用する例にして４入力ＮＯＲゲート５の出力に遅延
用のバッフアゲ □−トを入れた構成になっている。当
該遅延用バッフ１ゲートは第３図あるいは第４図に示し
た波形整形回路８．９と同様な回路で構成づることがで
きるう配線による遅延を利用することも考えられるが、
モノリシックＩＣへの適用を考えた場合、ゲートによる
遅延を用いた方が面積、効果ともに有利である。またそ
の他の実施例として（ａ）（ｂ）と（Ｃ）を組合わせた
構成等も容易に類推できる。
［作 用］
本発明は前記のように構成するから第１図（Ｃ）の回路
における動作波形のタイミングダイヤグラムを第２図（
ａ）（ｂ）（ｃ）に示すよう第８図と同条件でシミュレ
ーションした結果を示す。
における動作波形のタイミングダイヤグラムを第２図（
ａ）（ｂ）（ｃ）に示すよう第８図と同条件でシミュレ
ーションした結果を示す。
即ち第２図（ｂ）において第８図（ｂ）と同じ入カバタ
ーンに対しても、位相差を正確に検出していることが認
められる。第２図（Ｃ）においてもノード■と■の通過
信号が交わるレベルはＬレベルにかなり近くなっており
、ラッチ型Ｓ・° Ｒ付フリップフロップ４が誤動作す
ることを防いでいることが明らかである。また入力振幅
に対する感度については例えば第８図（ａ）の入カバタ
ーンに対して第５図の従来構成だと入力振幅０．４ｖ〜
２．４ｖが正常動作可能であるが、本実施例では０．２
ｖ〜３．４ｖで正常動作可能となり、入力振幅の動作範
囲が大幅に拡大できる。
ーンに対しても、位相差を正確に検出していることが認
められる。第２図（Ｃ）においてもノード■と■の通過
信号が交わるレベルはＬレベルにかなり近くなっており
、ラッチ型Ｓ・° Ｒ付フリップフロップ４が誤動作す
ることを防いでいることが明らかである。また入力振幅
に対する感度については例えば第８図（ａ）の入カバタ
ーンに対して第５図の従来構成だと入力振幅０．４ｖ〜
２．４ｖが正常動作可能であるが、本実施例では０．２
ｖ〜３．４ｖで正常動作可能となり、入力振幅の動作範
囲が大幅に拡大できる。
（３）発明の効果
かくして本発明によるＲＦＣ回路は、ＥＣＬ回路を適用
した従来のＲＦＣ回路構成において、入力の波形がゲー
トの応答速度に比べてゆるやかに変化する場合に内部の
Ｓ−Ｒ付フリップフロップのＳ、Ｒ端子がともに中間レ
ベル付近にあるような過渡状態が生じることによる誤動
作の原因をなくせたので回路の応答速度に対して入力波
形がゆるやかな場合でも正常動作することができ、入力
帯域、入力感度を広げ得る等優れた効果を奏する。
した従来のＲＦＣ回路構成において、入力の波形がゲー
トの応答速度に比べてゆるやかに変化する場合に内部の
Ｓ−Ｒ付フリップフロップのＳ、Ｒ端子がともに中間レ
ベル付近にあるような過渡状態が生じることによる誤動
作の原因をなくせたので回路の応答速度に対して入力波
形がゆるやかな場合でも正常動作することができ、入力
帯域、入力感度を広げ得る等優れた効果を奏する。
第１図（ａ）（ｂ）（ｃ）は本発明の第１乃至第３実施
例をそれぞれ示すシンポリンク回路図、第２図（ａ）（
ｂ）（ｃ）は同・シミュレーション動作波形のそれぞれ
のタイミングダイヤグラム、第３図はＥＣＬによるバッ
ファ回路、第４図はＥＣＬによるシュミットトリガ−回
路、第５図はＲＦＣ回路のシンボリック基本論理描成図
、第６図（ａ）（ｂ）（ｃ）は同・動作波形のそれぞれ
のタイミングダイヤグラム、第７図（ａＨｂ）（ｃ）（
ｄ）はシンボルマークによる各構成ｉＱｆ素子とそれぞ
れをＥＣＬ回路で実現した図、第８図（ａ）（ｂ）（ｃ
） ハ第７図（ａ）（ｂ）（ｃ）回路を第５図のＲＦＣ
回路に適用した場合のシミュレーション動作波形のそれ
ぞれのタイミングダイヤグラムである。 １．２・・・２入力ＮＯＲゲート ３．４・・・セット・リセット付フリップフロップ５・
・・４入力ＮＯＲゲート ６．７・・・３入力ＯＲ／ＮＯＲゲート８．９・・・波
形整形回路 １０・・・遅延回路 Ｒ，Ｖ・・・入力端子 ｕ、Ｕ、ｏ、Ｔ・・・出力端子 ） ｎ 匡 〉 匡 −へ會く ｃ ｃｃｃ
例をそれぞれ示すシンポリンク回路図、第２図（ａ）（
ｂ）（ｃ）は同・シミュレーション動作波形のそれぞれ
のタイミングダイヤグラム、第３図はＥＣＬによるバッ
ファ回路、第４図はＥＣＬによるシュミットトリガ−回
路、第５図はＲＦＣ回路のシンボリック基本論理描成図
、第６図（ａ）（ｂ）（ｃ）は同・動作波形のそれぞれ
のタイミングダイヤグラム、第７図（ａＨｂ）（ｃ）（
ｄ）はシンボルマークによる各構成ｉＱｆ素子とそれぞ
れをＥＣＬ回路で実現した図、第８図（ａ）（ｂ）（ｃ
） ハ第７図（ａ）（ｂ）（ｃ）回路を第５図のＲＦＣ
回路に適用した場合のシミュレーション動作波形のそれ
ぞれのタイミングダイヤグラムである。 １．２・・・２入力ＮＯＲゲート ３．４・・・セット・リセット付フリップフロップ５・
・・４入力ＮＯＲゲート ６．７・・・３入力ＯＲ／ＮＯＲゲート８．９・・・波
形整形回路 １０・・・遅延回路 Ｒ，Ｖ・・・入力端子 ｕ、Ｕ、ｏ、Ｔ・・・出力端子 ） ｎ 匡 〉 匡 −へ會く ｃ ｃｃｃ
Claims (1)
- 【特許請求の範囲】 １、第１の２入力ＮＯＲゲートの出力が第１のセット・
リセット付フリップフロップのリセット端子と第１の３
入力ＯＲ／ＮＯＲゲートの第１の入力と４入力ＮＯＲゲ
ートの第１の入力に接続され、第２の２入力ＮＯＲゲー
トの出力が第２のセット・リセット付フリップフロップ
のリセット端子と第２の３入力ＯＲ／ＮＯＲゲートの第
１の入力と前記４入力ＮＯＲゲートの第２の入力に接続
され、前記第１のセット・リセット付フリップフロップ
の出力が前記第１の３入力ＯＲ／ＮＯＲゲートの第２の
入力と前記４入力ＮＯＲゲートの第３の入力に接続され
、前記第２のセット・リセット付フリップフロップの出
力が前記第２の３入力ＯＲ／ＮＯＲゲートの第２の入力
と前記４入力ＮＯＲゲートの第４の入力に接続され、当
該４入力ＮＯＲゲートの出力が前記第１および第２の３
入力ＯＲ／ＮＯＲゲートの第３の入力と前記第１および
第２のセット・リセット付フリップフロップのセット端
子に接続され、前記第１の３入力ＯＲ／ＮＯＲゲートの
ＮＯＲ出力が前記第１の２入力ＮＯＲゲートの第１の入
力に接続され、前記第２の３入力ＯＲ／ＮＯＲゲートの
ＮＯＲ出力が前記第２の２入力ＮＯＲゲートの第１の入
力に接続され、前記第１および第２の２入力ＮＯＲゲー
トの第２の入力を２つの入力端子とし、前記第１および
第２の３入力ＯＲ／ＮＯＲゲートのＯＲ／ＮＯＲ出力を
４つの出力端子として構成された位相周波数比較器にお
いて前記第１および第２の２入力ＮＯＲゲートの入力端
子側あるいは後段に波形整形回路を挿入することを特徴
とする位相周波数比較器 ２、第１の２入力ＮＯＲゲートの出力が第１のセット、
リセット付フリップフロップのリセット端子と第１の３
入力ＯＲ／ＮＯＲゲートの第１の入力と４入力ＮＯＲゲ
ートの第１の入力に接続され、第２の２入力ＮＯＲゲー
トの出力が第２のセット・リセット付フリップフロップ
のリセット端子と第２の３入力ＯＲ／ＮＯＲゲートの第
１の入力と前記４入力ＮＯＲゲートの第２入力に接続さ
れ、前記第１のセット・リセット付フリップフロップの
出力が前記第１の３入力ＯＲ／ＮＯＲゲートの第２の入
力と前記４入力ＮＯＲゲートの第３の入力に接続され、
前記第２のセット・リセット付フリップフロップの出力
が前記第２の３入力ＯＲ／ＮＯＲゲートの第２の入力と
前記４入力ＮＯＲゲートの第４入力に接続され、当該４
入力ＮＯＲゲートの出力が前記第１および第２の３入力
ＯＲ／ＮＯＲゲートの第３の入力と前記第１および第２
のセット・リセット付フリップフロップのセット端子に
接続され、前記第１の３入力ＯＲ／ＮＯＲゲートのＮＯ
Ｒ出力が前記第１の２入力ＮＯＲゲートの第１の入力に
接続され、前記第２の３入力ＯＲ／ＮＯＲゲートのＮＯ
Ｒ出力が前記第２の２入力ＮＯＲゲートの第１の入力に
接続され、前記第１および第２の２入力ＮＯＲゲートの
第２の入力を２つの入力端子とし、前記第１および第２
の３入力ＯＲ／ＮＯＲゲートのＯＲ／ＮＯＲ出力を４つ
の出力端子として構成された位相周波数比較器において
、前記４入力ＮＯＲゲートの出力に遅延素子を挿入する
ことを特徴とする位相周波数比較器
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62282149A JPH01125125A (ja) | 1987-11-10 | 1987-11-10 | 位相周波数比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62282149A JPH01125125A (ja) | 1987-11-10 | 1987-11-10 | 位相周波数比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01125125A true JPH01125125A (ja) | 1989-05-17 |
Family
ID=17648739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62282149A Pending JPH01125125A (ja) | 1987-11-10 | 1987-11-10 | 位相周波数比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01125125A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567240A (en) * | 1978-11-15 | 1980-05-21 | Shindengen Electric Mfg Co Ltd | Phase detector |
| JPS55154808A (en) * | 1979-05-22 | 1980-12-02 | Mitsubishi Electric Corp | Phase difference detecting circuit |
| JPS63119318A (ja) * | 1986-11-07 | 1988-05-24 | Hitachi Ltd | 位相比較器 |
| JPS63269822A (ja) * | 1987-04-28 | 1988-11-08 | Japan Radio Co Ltd | 位相検波回路 |
-
1987
- 1987-11-10 JP JP62282149A patent/JPH01125125A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567240A (en) * | 1978-11-15 | 1980-05-21 | Shindengen Electric Mfg Co Ltd | Phase detector |
| JPS55154808A (en) * | 1979-05-22 | 1980-12-02 | Mitsubishi Electric Corp | Phase difference detecting circuit |
| JPS63119318A (ja) * | 1986-11-07 | 1988-05-24 | Hitachi Ltd | 位相比較器 |
| JPS63269822A (ja) * | 1987-04-28 | 1988-11-08 | Japan Radio Co Ltd | 位相検波回路 |
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