JPH01125126A - ディジタル／アナログ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、低電源電圧で動作し、高速かつ高性能なディ
ジタル／アナログ変換装置に関する。

従来の技術 近年、各種の信号処理をディジタル処理することが盛ん
になってきており、ディジタル信号をアナログ信号に高
速・高精度で変換する装置が重要な位置を占める様にな
ってきている。

以下図面を参照しながら、従来のディジタル／アナログ
変換装置（以下Ｄ／ム変換装置という）の−例について
説明する。

第４図において、１１はディジタル値ｄの入力端子、１
２はアナログ信号の出力端子、１３はクロック発生器、
１４．１６はカウンタ、１６は組合わせ論理回路である
。

以上のように構成されたＤ／ム変換装置について、以下
にその動作を説明する。

入力端子１１かも入力されたｎビットのディジタル値ｄ
は、クロック発生器１３からサンプリング周期で５（＝
１／ｆ８）毎に出力されるクロックパルスにより第１の
カウンタ１６には上位のｎ−１ビツトがロードされ、第
２のカウンタ１４には、ｎビットがロードされる。デー
タロード後、第１のカウンタ１６は直ちにクロック周波
数ｆ０で計数を開始するが、第２のカウンタ１４は第１
０カウンタ１６の出力によりカウント動作が停止してい
る。

第１のカウンタ１５の値が一定値になると第１のカウン
タ１６が計数を停止すると共に第２のカウンタ１４がク
ロック周波数ｆｏで計数を開始する。その後第２のカウ
ンタ１４の値が一定値になると第２のカウンタ１４は動
作を停止して、次のロードパルスが入力されるまでその
状態を保つ。

なお、この従来例では、第１０カウンタ１６と第２のカ
ウンタ１４にはダウンカウンタを用い、第１のカウンタ
１６には入力値の反転値をロードする。例えば、ディジ
タル値ｄが６ビツトで、値が（１０１００）２　の場合
、第１のカウンタ１６には（１０１０）ｚ＝（０１ｏ１
　）２がロードされ。

ダウンカウントを行う。

この場合、第１のカウンタ１５は、６個目のクロックで
０になりカウントを停止する。一方、第２のカウンタ１
４には元の値（１０１００）２がロードされており、第
１のカウンタ１６のカウント停止後２０個目のクロック
で（ロードパルスからは２６個目）Ｏになりカウントを
停止する。この時、第１のカウンタ１５のゼロ出力から
、第２０カウンタ１４のゼロ出力までの期間だけノ九イ
レベルになるよう作られた組み合わせ論理回路１６によ
ってパルス幅変調された信号を得ることができる。

発明が解決しようとする問題点 しかしながら、前記のような装置ではアナログ矩形波の
反転時間をカウンタを用いて制御するため、高速なり／
ム変換或は高精度のＤ／ム変換を行う場合には、カウン
タに供給するクロックの周波数が高くなり、カウンタの
動作速度限界以上に高速成いは高精度の変換は行えない
という問題が生じていた。

本発明は、前記問題点に鑑み、高速かつ高精度な周波数
変換型のディジタル／アナログ変換装置を提供するもの
である。

問題点を解決するための手段 前記問題点を解決するために本発明のディジタル／アナ
ログ変換装置は、入力されたディジタル値と予じめ設定
された定数値とを加算し出力する加算器と、加算器の出
力値を積分する積分器と。

積分器の出力値に対応した振幅値を出力する演算器と、
演算器の出力値をアナログ値に変換するＤ／ム変換器と
、Ｄ／ム変換器の出力を帯域制限するフィルタと、フィ
ルタより出力される信号を復調するＦＭ復調器とを備え
ている。

作用 この構成によって、加算器と積分器と演算器とでＦＭ変
調を行い、Ｄ／ム変換器でアナログに変換されたアナロ
グＦＭ信号をＦＭ復調器で復調することで、加算器に入
力されるディジタル値のアナログ変換出力値を得ること
ができる。この構成によればＦＭの周波数偏移を大きく
とることで高精度の変換が行える。又、内部のＤ／ム変
換器は加算器入力の語長に大きく依存せず少ない語長で
ある程度のＯ／Ｎがとれる簡単なものでもＦＭ復調する
ことで変換精度が充分にとることができる。

実施例 以下本発明の実施例について、図面を参照しながら説明
する。

第１図は本発明の一実施例におけるＤ／人変換装置のブ
ロック図を示すもので、第２図は各部の波形を説明する
イメージ図を示すもので、第３図は雑音のスペクトラム
を示す図である。

第１図において、１は入力されたディジタル値と予じめ
設定された定数値とを加算する加算器。

２は加算器１の出力を積分する積分器、３は積分器２の
出力値に対応した振幅値を出力する演算器。

４は演算器の出力値をアナログ値に変換するＤ／人変換
器、６はＤ／ム変換器４の出力を帯域制限するフィルタ
、６はフィルタ５より出力される信号を復調するＦＭ復
調器である。

以上のように構成されたＤ／ム変換装置について以下に
その動作について図面を参照しながら説明する。

まず信号処理方法から説明するとＤ／ム変換装置は加算
器１と積分器２と演算器３とでディジタルＦＭ変調動作
を行い、Ｄ／ム変換器４でアナログのＦＭ信号に変換し
、フィルタ５で帯域制限を行い、７Ｍ復調器６で復調を
行ってアナログ変換出力を得る様にしている。

以下各ブロックの動作を信号の流れにそって説明する。

加算器１は、Ｄ／ム変換を行うべきディジタル入力値と
ＦＭの搬送波周波数を決定する定数設定値とを加算し出
力する。

積分器２＃′ｉサンプリング、クロック毎に加算器１の
出力値を前保持値に加算積分して波形ａに示す様なディ
ジタルのノコギリ波を出力する。

演算器３は１例えば正弦波データを持ったＲＯＭで構成
し、積分器２の出力するノコギリ波の値で直接ＲＯＭの
番地呼出しを行って、波形すに示す正弦波データを出力
する。

Ｄ／ム変換器４は演算器３の出力をＤ／ム変換しアナロ
グＦＭ信号を出力する。ここで使用するＤ／ム変換器４
はＦＭ復調に必要なＯ／Ｎが確保出来るだけの精度がと
れる語長にしておけばよい。

例えば演算器３のＲＯＭ語長１ｏピツ）、Ｄ／ム変換器
４の語長１ｏビツトとして、７Ｍ復調器６の入力Ｃ／Ｎ
を６０（ＩＢ程麿にしておくと、加算器１に入力するデ
ィジタル信号帯域２０　Ｋ　Ｈｚのとき周波数偏移を５
００に服、搬送波２Ｍ服、サンプリング周波数４Ｍ重と
して、ＦＭ復調出力のＳ／Ｈが９６（１８以上確保出来
る。

以上の様に、本実施例のＤ／ム変換装置は、７Ｍ変復調
を用いて、第３図ａに示す様にフラットな雑音スペクト
ルを第３図すに示す三角雑音に変換してベースバンドの
雑音を軽減し、少ない語長の演算で精度を確保できる。

又１周波数の低いオーディオ帯域のディジタル信号でも
上記例の様に高いサンプリング周波数でＤ／ム変換が行
えるため、ダウンサンプル用フィルタが不要であり。

急峻なガードフィルタも必要でない。

発明の効果 本発明は、入力されたディジタル値と予じめ設定された
定数値とを加算し出、力する加算器と、加算器の出力値
を積分する積分器と、積分器の出力値に対応した振幅値
を出力する演算器と、演算器の出力値をディジタルから
アナログに変換するＤ／ム変換器と、Ｄ／ム変換器の出
力信号の帯域制限するフィルタと、フィルタの出力信号
を復調するＦＭ復調器とを備けたことにより、ディジタ
ルＦＭ変調とアナログＦＭ復調を行うことで、高速サン
プリングによるＤ／ム変換ができ、又、ＦＭ変調方式を
用いることでベースバンドのフラットな雑音を三角雑音
に変換し、内部演算の語長を少なくして、かつ精度をと
ることを可能とする優れたＤ／ム変換装置を提供できる
ものである。

【図面の簡単な説明】

第１図は本発明の一実施例におけるＤ／ム変換装置のブ
ロック図、第２図は同波形イメージを説明する波形図、
第３図は雑音スペクトラムを示す特性図、第４図は従来
のＤ／ム変換装置のブロック図である。 １・・・・・・加算器、２・・・・・・積分器、３・・
・・・・演算器。 ４・・・・・・Ｄ／ム変換器、６・・・・・・フィルタ
、６・・・・・・ＦＭ復調器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図 口　　　　勧 Ｃつ　　　　　　　　　　　　　　　　　　　へ【５

Claims (1)

【特許請求の範囲】
1. 入力されたディジタル値と予じめ設定された定数値とを
   加算し出力する加算器と、前記加算器の出力値を積分す
   る積分器と、前記積分器の出力値に対応した振幅値を出
   力する演算器と、前記演算器の出力をアナログ信号に変
   換するディジタル／アナログ変換器と、前記ディジタル
   ／アナログ変換器の出力を帯域制限するフィルタと、前
   記フィルタの出力信号を復調するＦＭ復調器とを備えて
   いることを特徴とするディジタル／アナログ変換装置。