JPH01125794A - メモリセルマトリックス回路 - Google Patents
メモリセルマトリックス回路Info
- Publication number
- JPH01125794A JPH01125794A JP62286115A JP28611587A JPH01125794A JP H01125794 A JPH01125794 A JP H01125794A JP 62286115 A JP62286115 A JP 62286115A JP 28611587 A JP28611587 A JP 28611587A JP H01125794 A JPH01125794 A JP H01125794A
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- 239000011159 matrix material Substances 0.000 title claims description 18
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリマトリックス回路に関し、特に−トラン
ジスタ型メモリセルとデータ書き込み回路とを有するメ
モリマトリックス回路に関する。
ジスタ型メモリセルとデータ書き込み回路とを有するメ
モリマトリックス回路に関する。
従来、−トランジスタ型メモリセルを用いたダイナミッ
クＩＣメモリのデータ書き込み回路としては、−斉書き
込みが困難であるため、書き込みの実行サイクルをメモ
リセルの個数回に分けて行っている。
クＩＣメモリのデータ書き込み回路としては、−斉書き
込みが困難であるため、書き込みの実行サイクルをメモ
リセルの個数回に分けて行っている。
第３図は従来の一例を説明するためのメモリセルマトリ
ックス回路図である。
ックス回路図である。
第３図に示すように、かかるメモリセルのマトリックス
回路におけるデータ書き込み回路は、一対のデータバス
ラインＩＯ，１０に接続されたデータ書き込みバッファ
回路ＤＩＮにより、ＱｌｌＱ ＩＩ ： Ｑ２ ！ Ｑ
２２： ”・； Ｑｌｌｌ ＋ Ｑｍｆｆｉａの一対の
ＭＯＳトランジスタからなるＹカラムゲートの内、選択
されたＹカラムゲートを通しディジットラインＤｉ、Ｄ
ｉの電圧レベルを変化させるものがあった。すなわち、
Ｘｉ、Ｘ２・・・、ＸｎからなるＸワードラインの内、
キャパシタＣｉと一つのＭＯＳトランジスタＱ、Ｉとか
らなる一トランジスタ型メモリセルにおいて選択された
メモリセルの内容がディジットラインのＤｉ、Ｄｉの電
圧変化によって書き直されることにより書き込み動作が
完了する。このように、選択されたＸワードラインに接
続されたｍ個のメモリセルの内容を書き直す場合はｍ回
の実行サイクルにより行っている。尚、ＳＡＩ、・・・
ＳＡｍはセンスアンプ回路であり、Ｄ ＱＬＩＴはデー
タ読み出しバッファ回路である。
回路におけるデータ書き込み回路は、一対のデータバス
ラインＩＯ，１０に接続されたデータ書き込みバッファ
回路ＤＩＮにより、ＱｌｌＱ ＩＩ ： Ｑ２ ！ Ｑ
２２： ”・； Ｑｌｌｌ ＋ Ｑｍｆｆｉａの一対の
ＭＯＳトランジスタからなるＹカラムゲートの内、選択
されたＹカラムゲートを通しディジットラインＤｉ、Ｄ
ｉの電圧レベルを変化させるものがあった。すなわち、
Ｘｉ、Ｘ２・・・、ＸｎからなるＸワードラインの内、
キャパシタＣｉと一つのＭＯＳトランジスタＱ、Ｉとか
らなる一トランジスタ型メモリセルにおいて選択された
メモリセルの内容がディジットラインのＤｉ、Ｄｉの電
圧変化によって書き直されることにより書き込み動作が
完了する。このように、選択されたＸワードラインに接
続されたｍ個のメモリセルの内容を書き直す場合はｍ回
の実行サイクルにより行っている。尚、ＳＡＩ、・・・
ＳＡｍはセンスアンプ回路であり、Ｄ ＱＬＩＴはデー
タ読み出しバッファ回路である。
上述した従来のデータ書き込み回路は、Ｙカラムゲート
の内、一対のＹカラムゲ−１・のみが選択されるので、
選択されたＸワードラインに接続されたｍ個のメモリセ
ル内容を書き直すためにはｍ回の実行サイクルを必要と
するので書き込みに時間がかるという欠点がある。
の内、一対のＹカラムゲ−１・のみが選択されるので、
選択されたＸワードラインに接続されたｍ個のメモリセ
ル内容を書き直すためにはｍ回の実行サイクルを必要と
するので書き込みに時間がかるという欠点がある。
又、この様な従来回路によって選択されたＸワードライ
ンに接続されたｍ個のメモリセル内容を同時に書き直す
ためにＹカラムゲート信号Ｙｌ。
ンに接続されたｍ個のメモリセル内容を同時に書き直す
ためにＹカラムゲート信号Ｙｌ。
Ｙ２．・・・、Ｙｍを同時に選択することも可能である
が、この場合は全てのディジットラインＤ１゜き込みバ
ッファ回路ＤＩＮの駆動用トランジスタサイズを相当大
きくしなければならないという欠点がある。
が、この場合は全てのディジットラインＤ１゜き込みバ
ッファ回路ＤＩＮの駆動用トランジスタサイズを相当大
きくしなければならないという欠点がある。
また、センスアンプ回路ＳＡＩ、ＳＡ２．・・・ＳＡｍ
がセンス動作を開始した後においては、外部から同時に
データを反転させることが困難であるので、この場合は
カラムゲートを一斉に開は各ディジットラインに書き込
みデータが取り込まれて以降にセンスアンプの動作開始
時期を遅らせるような制御を必要とする欠点がある。
がセンス動作を開始した後においては、外部から同時に
データを反転させることが困難であるので、この場合は
カラムゲートを一斉に開は各ディジットラインに書き込
みデータが取り込まれて以降にセンスアンプの動作開始
時期を遅らせるような制御を必要とする欠点がある。
更に書き込み回路の負荷としては、全てのディジットラ
イン容Ｉが負荷となるために相当な大きさになり、わず
かな配線抵抗もその影響が非常に大きくなる。すなわち
、データ書き込みバッファ回路ＤＩＮの出力についても
時定数による遅れは著しく、センスアンプＳＡＩ、ＳＡ
２．・・・ＳＡｍのセンス開始設定時期と各ディジット
ラインに信号が表われる時期とが喰い違い誤動作をおこ
す可能性があるという欠点を有している。
イン容Ｉが負荷となるために相当な大きさになり、わず
かな配線抵抗もその影響が非常に大きくなる。すなわち
、データ書き込みバッファ回路ＤＩＮの出力についても
時定数による遅れは著しく、センスアンプＳＡＩ、ＳＡ
２．・・・ＳＡｍのセンス開始設定時期と各ディジット
ラインに信号が表われる時期とが喰い違い誤動作をおこ
す可能性があるという欠点を有している。
本発明の目的は、メモリセルのデータ内容を一斉に且つ
容易に書きかえるメモリセルマトリックス回路を提供す
ることにある。
容易に書きかえるメモリセルマトリックス回路を提供す
ることにある。
本発明のメモリセルマトリックス回路は、データ一斉書
き込み時に選択される書き込みワードラインと、前記ワ
ードラインを駆動する回路と、前記書き込みワードライ
ンにゲート端子を、一対のディジットラインの内の一方
のディジットラインにドレイン端子を、接地電位又は電
源の固定電位にソース端子をそれぞれ接続し、且つ前記
書き込みワードライン沿いに各対のディジットライン毎
に接続される一連のＭＯＳトランジスタとを備えたデー
タ一斉書き込み回路を含んで構成される。
き込み時に選択される書き込みワードラインと、前記ワ
ードラインを駆動する回路と、前記書き込みワードライ
ンにゲート端子を、一対のディジットラインの内の一方
のディジットラインにドレイン端子を、接地電位又は電
源の固定電位にソース端子をそれぞれ接続し、且つ前記
書き込みワードライン沿いに各対のディジットライン毎
に接続される一連のＭＯＳトランジスタとを備えたデー
タ一斉書き込み回路を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を説明するためのメモリ
セルマトリックス回路図である。
セルマトリックス回路図である。
第１図に示すように、かかるマトリックス回路はｎＸｍ
のマトリックスを示し、ＬＣＯはデータ一斉書き込み時
にのみ選択される書き込みワードライン、ＤＲＯはその
駆動回路である。また、ＱＡｌ、ＱＡ２ ＋・・・ＱＡ
、はソース端子を接地電位（本例においては接地電位で
あるが電源電圧に接続してもデータは異なるが原理は同
じである）に接続し、ドレイン端子を各対のディジット
ラインＤ１．Ｄ１ ；Ｄ２．Ｄ２：・・・、Ｄ、、Ｄ、
の内向−データ方向の一方のディジットラインに接続し
、且つゲート端子を前記書き込みワードラインＬ ＣＯ
に接続した一連のＭＯＳトランジスタである。また、Ｄ
ＩＮ＋Ｄｏυ丁はそれぞれデータ書き込みバッファ回路
およびデータ読み出しバッファ回路であり、これらに接
続されるＩＯ，ＩＯはデータバスラインであり、またＭ
ＯＳトランジスタＱ１．Ｑｌ、；〜；Ｑ１．ｌ、ＱＩＩ
ｌｆｎおよびＱｓｔ、〜Ｑｓｍ並びにＹカラムゲートＹ
１〜Ｙｍは従来のメモリセル回路を構成する素子と同じ
である。
のマトリックスを示し、ＬＣＯはデータ一斉書き込み時
にのみ選択される書き込みワードライン、ＤＲＯはその
駆動回路である。また、ＱＡｌ、ＱＡ２ ＋・・・ＱＡ
、はソース端子を接地電位（本例においては接地電位で
あるが電源電圧に接続してもデータは異なるが原理は同
じである）に接続し、ドレイン端子を各対のディジット
ラインＤ１．Ｄ１ ；Ｄ２．Ｄ２：・・・、Ｄ、、Ｄ、
の内向−データ方向の一方のディジットラインに接続し
、且つゲート端子を前記書き込みワードラインＬ ＣＯ
に接続した一連のＭＯＳトランジスタである。また、Ｄ
ＩＮ＋Ｄｏυ丁はそれぞれデータ書き込みバッファ回路
およびデータ読み出しバッファ回路であり、これらに接
続されるＩＯ，ＩＯはデータバスラインであり、またＭ
ＯＳトランジスタＱ１．Ｑｌ、；〜；Ｑ１．ｌ、ＱＩＩ
ｌｆｎおよびＱｓｔ、〜Ｑｓｍ並びにＹカラムゲートＹ
１〜Ｙｍは従来のメモリセル回路を構成する素子と同じ
である。
ここで、Ｘｉ、Ｘ２．・・・ＸｎからなるＸワードライ
ンの内、仮にＸ１ワードラインが選択されたとする。一
方、各ディジットラインＤｉ、Ｄｉはメモリセルキャパ
シタＣ１，Ｃ２，・・・Ｃｍに蓄えられたメモリデータ
内容に応じてデータが電圧変化の形で読み出される。し
かし、変化電位差はメモリセルの容量とディジットライ
ンＤｉ、Ｄｉの容量比によって限定される。また、同時
に書き込みワードラインＬＣＯが選択されると、ＱＡｔ
。
ンの内、仮にＸ１ワードラインが選択されたとする。一
方、各ディジットラインＤｉ、Ｄｉはメモリセルキャパ
シタＣ１，Ｃ２，・・・Ｃｍに蓄えられたメモリデータ
内容に応じてデータが電圧変化の形で読み出される。し
かし、変化電位差はメモリセルの容量とディジットライ
ンＤｉ、Ｄｉの容量比によって限定される。また、同時
に書き込みワードラインＬＣＯが選択されると、ＱＡｔ
。
ＱＡ２．・・・ＱＡ、の各ＭＯＳトランジスタはオンし
、接続された各ディジットラインＤｉ、Ｄｉの電圧を引
き下げる。しかるに、当然のことながら、センスアンプ
ＳＡＩ、ＳＡ２．−・・ＳＡｍの端子電位差はメモリセ
ル内容とは無関係に常にＱＡｌ、ＱＡ２ 、・・・ＱＡ
、に接続されたディジットラインの側が低くなるように
決定される。
、接続された各ディジットラインＤｉ、Ｄｉの電圧を引
き下げる。しかるに、当然のことながら、センスアンプ
ＳＡＩ、ＳＡ２．−・・ＳＡｍの端子電位差はメモリセ
ル内容とは無関係に常にＱＡｌ、ＱＡ２ 、・・・ＱＡ
、に接続されたディジットラインの側が低くなるように
決定される。
しかる後、センスアンプＳＡＩ、ＳＡ２．・・・ＳＡｍ
がセンス動作を開始すると、書き込みたいデータが一斉
に各メモリセルに書き込まれ、書き込み動作を瞬時に終
了する。
がセンス動作を開始すると、書き込みたいデータが一斉
に各メモリセルに書き込まれ、書き込み動作を瞬時に終
了する。
このように、本実施例によれば、メモリセルデータ内容
を容易に書きかえるとともに、データ書き込みバッファ
回路ＤＩＮの駆動用トランジスタの変更やセンスアンプ
動作の開始時期を遅らせたり、Ｙカラムゲート信号を一
斉に選択したりする制御も必要なくなる。
を容易に書きかえるとともに、データ書き込みバッファ
回路ＤＩＮの駆動用トランジスタの変更やセンスアンプ
動作の開始時期を遅らせたり、Ｙカラムゲート信号を一
斉に選択したりする制御も必要なくなる。
第２図は本発明の第二の実施例を説明する′ためのメモ
リセルマトリックス回路図である。尚、この場合もｎＸ
ｍのマトリックスを示す。
リセルマトリックス回路図である。尚、この場合もｎＸ
ｍのマトリックスを示す。
第２図に示すように、ＬＣＯ，ＬＣＩはデーター聞書き
込み時にのみ選択される書き込みワードラインであり、
どちらか一方が駆動回路ＤＲ○又はＤＲＩにより選択さ
れる。
込み時にのみ選択される書き込みワードラインであり、
どちらか一方が駆動回路ＤＲ○又はＤＲＩにより選択さ
れる。
この第二の実施例は、書き込みワードラインＬＣＯ，Ｌ
ＣＩに接、続されるＭＯＳトランジスタＱＡ＋ 、ＱＢ
ｌ ；ＱＡ２ ；ＱＢ２ ：・・・：ＱＡ＋ｓ 。
ＣＩに接、続されるＭＯＳトランジスタＱＡ＋ 、ＱＢ
ｌ ；ＱＡ２ ；ＱＢ２ ：・・・：ＱＡ＋ｓ 。
ＱＢ、が各対のディジットラインＤＩ ＋ Ｄｌ ；Ｄ
２．Ｄ２、−；Ｄ、、Ｄ、、ｌに接続されており、書き
込みワードラインＬＣＯ，ＬＣＩの選択により容易にキ
ャパシタＣｉとＭＯＳトランジスタＱｆｉＩとからなる
メモリセルにデータ１でもＯでも書き込めるという利点
がある。
２．Ｄ２、−；Ｄ、、Ｄ、、ｌに接続されており、書き
込みワードラインＬＣＯ，ＬＣＩの選択により容易にキ
ャパシタＣｉとＭＯＳトランジスタＱｆｉＩとからなる
メモリセルにデータ１でもＯでも書き込めるという利点
がある。
以上説明したように、本発明のメモリセルマトリックス
回路は、書き込みワードラインとワードライン駆動回路
および前記ワードラインに接続され且つ一端を固定電位
に接続された一連のＭＯＳトランジスタと配置した一奇
書き込みを用いることにより、第一にはメモリセルデー
タ内容容易に書きかえられるという効果がある。
回路は、書き込みワードラインとワードライン駆動回路
および前記ワードラインに接続され且つ一端を固定電位
に接続された一連のＭＯＳトランジスタと配置した一奇
書き込みを用いることにより、第一にはメモリセルデー
タ内容容易に書きかえられるという効果がある。
また、第二にはＹカラムゲートの外側より一斉に書き込
まずに済むため、データ書き込みバッファ回路ＤＩＮの
駆動用トランジスタのサイズも特別大きくしなくても済
み、従来のトランジスタ回路をそのまま使用することが
できるという効果もある。
まずに済むため、データ書き込みバッファ回路ＤＩＮの
駆動用トランジスタのサイズも特別大きくしなくても済
み、従来のトランジスタ回路をそのまま使用することが
できるという効果もある。
更に、第三にはセンスアンプ動、作の開始時期を特別に
遅らせる制御をしたり、Ｙカラムゲート信号を一斉に選
択する制御も必要としないという効果がある。
遅らせる制御をしたり、Ｙカラムゲート信号を一斉に選
択する制御も必要としないという効果がある。
第１図は本発明の第一の実施例を説明するためのメモリ
セルマトリックス回路図、第２図は本発明の第二の実施
例を説明するためのメモリセルマトリックス回路図、第
３図は従来の一例を説明するためのメモリセルマトリッ
クス回路図である。 ライン、Ｓ、Ａ １ 、 Ｓ Ａ ２．〜Ｓ Ａｍ−セ
ンスアンプ、ＩＯ，ＩＯ・・・データバスライン、Ｙｌ
。 Ｙ ２、〜Ｙ１・・・Ｙカラムゲート信号、Ｑ＋ ＋
Ｑ＋＋。 Ｃ２、Ｃ２２，〜Ｑ−、Ｑ−ｏ、ＱＡｌ 、ＱＡ２
、 〜ＱＡｎ ： ＱＢｌ 、 ＱＢ２ 、”’
−ＱＢ−： ＱＳＩ 。 ＱＳ２、〜ＱＳ、Ｉｌ・・・ＭＯＳトランジスタ、Ｃ３
゜Ｃ２，〜Ｃｍ・・・キャパシタ、ＤＩＮ・・・データ
書き込みバッファ回路、Ｄｏｕｔ・・・データ読み出し
バッファ回路、ＬＣＯ，ＬＣＩ・・・書き込みワードラ
イン、ＤＲＯ，ＤＲＩ・・・書き込みワードライン駆動
回路。
セルマトリックス回路図、第２図は本発明の第二の実施
例を説明するためのメモリセルマトリックス回路図、第
３図は従来の一例を説明するためのメモリセルマトリッ
クス回路図である。 ライン、Ｓ、Ａ １ 、 Ｓ Ａ ２．〜Ｓ Ａｍ−セ
ンスアンプ、ＩＯ，ＩＯ・・・データバスライン、Ｙｌ
。 Ｙ ２、〜Ｙ１・・・Ｙカラムゲート信号、Ｑ＋ ＋
Ｑ＋＋。 Ｃ２、Ｃ２２，〜Ｑ−、Ｑ−ｏ、ＱＡｌ 、ＱＡ２
、 〜ＱＡｎ ： ＱＢｌ 、 ＱＢ２ 、”’
−ＱＢ−： ＱＳＩ 。 ＱＳ２、〜ＱＳ、Ｉｌ・・・ＭＯＳトランジスタ、Ｃ３
゜Ｃ２，〜Ｃｍ・・・キャパシタ、ＤＩＮ・・・データ
書き込みバッファ回路、Ｄｏｕｔ・・・データ読み出し
バッファ回路、ＬＣＯ，ＬＣＩ・・・書き込みワードラ
イン、ＤＲＯ，ＤＲＩ・・・書き込みワードライン駆動
回路。
Claims (2)
- （１）データ一斉書き込み時に選択される書き込みワー
ドラインと、前記書き込みワードラインを駆動する回路
と、前記書き込みワードラインにゲート端子を、一対の
ディジットラインの内の一方のディジットラインにドレ
イン端子を、接地電位又は電源の固定電位にソース端子
をそれぞれ接続し、且つ前記書き込みワードライン沿い
に各対のディジットライン毎に接続される一連のＭＯＳ
トランジスタとを備えたデータ一斉書き込み回路を含む
ことを特徴とするメモリセルマトリックス回路。 - （２）各書き込みワードラインに接続されるＭＯＳトラ
ンジスタのドレイン端子が各対のディジットライの双方
に接続され、一対の書き込みワードライン内の一方の書
き込みワードラインを選択することにより、書き込みデ
ータ１又は０を選択する一対のデータ一斉書き込み回路
を含む特許請求の範囲第１項記載のメモリセルマトリッ
クス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286115A JPH01125794A (ja) | 1987-11-11 | 1987-11-11 | メモリセルマトリックス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286115A JPH01125794A (ja) | 1987-11-11 | 1987-11-11 | メモリセルマトリックス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01125794A true JPH01125794A (ja) | 1989-05-18 |
Family
ID=17700126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286115A Pending JPH01125794A (ja) | 1987-11-11 | 1987-11-11 | メモリセルマトリックス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01125794A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165093A (ja) * | 1987-12-21 | 1989-06-29 | Toshiba Corp | 半導体メモリ |
| JPH03224194A (ja) * | 1989-12-01 | 1991-10-03 | Matsushita Electron Corp | ダイナミック型半導体記憶装置 |
-
1987
- 1987-11-11 JP JP62286115A patent/JPH01125794A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165093A (ja) * | 1987-12-21 | 1989-06-29 | Toshiba Corp | 半導体メモリ |
| JPH03224194A (ja) * | 1989-12-01 | 1991-10-03 | Matsushita Electron Corp | ダイナミック型半導体記憶装置 |
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