JPH035996A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔卒業上の利用分野〕 本発明はトランジスタと強誘電体で形成された容量とを
有するメモリセルを複数個備えている不揮発性半導体記
憶装置に関する。

〔従来の技術〕

第５図はｒＥ１ｅｃｔｒｏｎｉｃｓ＋　Ｆｅｂ、１８．
１９８８年、９４頁Ｊに掲載されている従来の不揮発性
半導体記憶装置のブロック図であり、図中１は多数ある
メモリセルの１つを示している。該メモリセル１は夫々
２つの選択トランジスタＱｌ、Ｑ２及び強誘電体で形成
された容量Ｃ１，Ｃ２の４素子から構成されており、前
記トランジスタＱ１．Ｑ２のドレインは、夫々にセンス
アンプ２及び電源に接続されたビット線Ｂ　Ｌ。

反転ビット線ＢＬと各別に接続されている。また、前記
トランジスタＱ１．Ｑ２の各ゲートはともに、ロウデコ
ーダ４の出力信号線であるワード線札に接続され、前記
トランジスタＱ１．Ｑ２の各ソースは容量Ｃ１，Ｃ２の
一方の電極と各別に接続されている。

そして、前記容量Ｃ１，Ｃ２の他方の電極はドライブ線
デコーダ５の出力信号線であるドライブ線ＩＬＬに接続
されている。

前記ロウデコーダ４．ドライブ線デコーダ５には夫々、
アドレスバッファ６から出力されたアドレス信号が入力
され、該アドレス信号に基づきロウデコーダ４で所定の
ワード線孔が、またドライブ線デコーダ５で所定のドラ
イブ線ＤＬが選択される。なお、前記アドレス信号の出
力タイミングは、制御信号人力バッファ７から出力され
た信号によって制御される。また、前記制御信号人力バ
ッファ７から出力された制御信号はセンスタイミング発
生回路８及び人出力バッファ３に夫々入力され、前記制
御信号に基づ（クロック信号がセンスタイミング発生回
路８より前記センスアンプ２に与えられる。そしてセン
スアンプ２は前記クロック信号がハイレベルにある間、
前記ビット線ＢＬ、前記反転ビット線ＢＬの電位差を検
出し、前記人出力バッファ３は前記制御信号に基づいて
、その検出信号を取り込む。

次に前記各１１ｃ１．ｃ２の特性について説明する。

第６図は第５図における容量Ｃ１、Ｃ２の特性を示す図
であり、（ａ）では横軸に時間を、また縦軸に電圧を夫
々とってあり、（ｂ）、　（Ｃ）では横軸に時間を、ま
た縦軸に電流を夫々とっである。予め、容量ＣＩ又はＣ
２の電極に電圧を印加して容１１ｃ１又はＣ２の強誘電
体を分極させた後、容ｔｃ１又はＣ２に第６図（ａ）に
示すように一定の電圧を所定時間印加する。この電圧の
向きが、前記分極時に印加した電圧の向きと同じである
場合、即ち容１ｉｃ１又はＣ２の分極の向きと異なる場
合、（ハ）に示す如く容量Ｃ１又はＣ２を充電するよう
に電流が流れ込む。一方、ステップ状に印加した電圧が
前記分極の向きと同じである場合、（Ｃ）に示す如く容
ＩｃＩ又はＣ２を充電するように電流が流れ込むと共に
、前記分極を反転させるための電流が流れ込む。つまり
、強誘電体で形成された容ＩＣＩ又はＣ２に電圧を印加
したとき、容量Ｃ１又はＣ２の分極の向きにより流れ込
む電流の時間的変化の様子が異なる。

次にこの不揮発性半導体記憶装置の動作を説明する。

第７図及び第８図はメモリセルへのデータの書込み動作
を示す説明図である。

まずビット線ＢＬをハイレベルに、また反転ビット、Ｗ
ＢＬをローレベルにすると共に、アドレス信号に基づい
て選択された所定のドライブ線ＯＬ、　ワード線孔をハ
イレベルにする。このことにより、反転ビット線■に接
続された容１ｊｌｃ２が矢符に示す方向に、つまりトラ
ンジスタ［１２のソースに接続した容量Ｃ２の電極から
、ドライブ線ＤＬに接続した電極へ向かう方向に分極す
る（第７図）。

次いでドライブ線ＤＬをローレベルにすると、ビット線
ＢＬに接続された容量Ｃ１が、ドライブ線ＤＬに接続し
た電極から、トランジスタＱ１に接続した電極へ向かう
方向に、つまり容ＭＣ２と反対方向に分極する（第８図
）。このように、容−Ｉｃ１．　Ｃ２を第８図に示す方
向に分極させることによって、メモリセル１にデーラダ
１′が書込まれる。また、反転ビット線乱をハイレベル
に、ビットｉＢＬをローレベルにして容量Ｃ１，Ｃ２を
第８図に示す方向と夫々逆向きに分極させることにより
、メモリセル１にデータ“０”が書込まれる。

第９図乃至第１２図はメモリセルからのデータの続出し
動作を示す説明図である。

上述した如くメモリセル１に書込まれたデータ“１″の
読出しをする場合、まずビット線ＢＬ、反転ビット線肛
夫々に所定の電圧をプリチャージし、次いでアドレス信
号に基づいて選択されたドライブ線口しをローレベルに
、またワード線孔をハイレベルにする（第９図）。この
ことによって、容量Ｃ１，Ｃ２を充電する電流がメモリ
セル１内に流れ込むが、印加された電圧の向きは容量Ｃ
２の分極の向きと同じ方向であるので、第６図（Ｃ）で
示したように容ｔｃ２には容量Ｃ１よりも多くの電流が
流れ込む。

従って、反転ビット線［の電位（０■）がビット線ＢＬ
の電位（５Ｖ）より低くなり（第１０図）、この電位差
をセンスアンプ２で検出し、増幅することによって読出
しがなされる。

なおこの読出しによって、書込み時における容ＩＣ２の
分極の向きが第１０図に示す如く反転する。

従って、ドライブ線ＤＬをハイレベルにして容量Ｃ２の
分極の向きを書込み時と同じ方向に戻しく第１１図）さ
らに、前記ドライブ線ＤＬをローレベルにして容量Ｃ１
の分極を強化すれば（第１２図）、再び元の状態即ち、
データ”■”がメモリセル１に書き込まれた状態に復元
される。

〔発明が解決しようとする課題〕

このように、従来の不揮発性半導体記憶装置においては
、メモリセル内のいずれかの容量の分極を反転させてデ
ータを読出しする、所謂破壊読出しであった。強誘電体
で形成した容量を分極できる回数は、１０９〜１０１２
回と制限があり従って、読出し回数も１０″〜１０′２
回しか出来ないという問題があった。

本発明は斯かる事情に鑑みてなされたものであり、不揮
発性半導体記憶装置の動作モードをＤＲＡＭのように揮
発性動作を行うモードと不揮発性記憶動作を行うモード
とに分けて使用できるようにして、読出し回数の制限を
大幅に向上できる不揮発性半導体記憶装置の提供を目的
とする。

〔課題を解決するための手段〕

本発明に係る不揮発性半導体記憶装置は、トランジスタ
のゲートに接続されたワード線又は強誘電体の容量に接
続されたドライブ線の出力レベルを変化させ、強誘電体
の分極を伴う不揮発性記憶又は分極を伴なわない揮発性
記憶を選択するものである。

〔作用〕

本発明の不揮発性半導体記憶装置においては、トランジ
スタのゲートに接続されたワード線又は強誘電体の容量
に接続されたドライブ線の出力レベルを変化させると、
容量に加わる電位が変化する。容量に高い電圧が加わる
と、強誘電体が分極して従来同様のデータの不揮発性記
憶がなされ、また容量に強誘電体の分極が生じない程度
の低い電圧が加わると、容量に充電された電荷の有無に
よりデータの揮発性記憶がなされる。

〔実施例］ 以下、本発明をその実施例を示す図面に基づき具体的に
詳述する。

第１図は本発明に係る不揮発性半導体記憶装置のブロッ
ク図であり、図中１は多数あるメモリセルの１つを示し
ている。該メモリセル１は夫々２つの選択トランジスタ
（１１，Ｑ２及び強誘電体で形成された容量ＣＬ、Ｃ２
の４素子から構成されており、前記トランジスタＱ１．
Ｑ２のドレインは、夫々にセンスアンプ２及び電源に接
続されたビ・ント線ＢＬ。

反転ビット線札）各別に接続されている。また前記トラ
ンジスタΩ１．Ｑ２の各ゲートはともに、ロウデコーダ
４の出力信号線であるワード線孔に出力切換部１０を介
して接続され、前記トランジスタＱｌ。

０２の各ソースは容量ｃ１．ｃ２の一方の電極と各別に
接続されている。そして、前記各ｉｃ１．ｃ２の他方の
電極はドライブ線デコーダ５の出力信号線であるドライ
ブ線ＯＬに接続されている。

前記ロウデコーダ４．ドライブ線デコーダ５には夫々、
アドレスバッファ６から出力されたアドレス信号が入力
され、該アドレス信号に基づきロウデコーダ４で所定の
ワード線孔が、またドライブ線デコーダ５で所定のドラ
イブ線ＤＬが選択される。なお、前記アドレス信号の出
力タイミングは、制御信号人カバンフプ７から出力され
た信号によって制御される。

また、前記制御信号入カバンファ７から出力された制御
信号はモード切換スイッチ９に入力され、モード切換ス
イッチ９はこの制御信号に応じてオン、オフ動作してＤ
ＲＡＭイネーブル信号ＯＥをハイレベル又はローレベル
に切換え、ロウデコーダ４に接続された出力切換部１０
及びドライブ線デコーダ５に夫々入力する。

また、前記制御信号はセンスタイミング発生回路８及び
人出力バッファ３に夫々入力され、前記制御信号に基づ
くクロック信号がセンスタイミング発生回路８より前記
センスアンプ２に与えられる。センスアンプ２は前記ク
ロック信号がハイレベルにある間、前記ビット線ＢＬ、
前記反転ビット線乱の電位差を検出し、前記人出力バッ
ファ３は前記制御信号に基づいてその検出信号を取り込
む。

第２図は第１図における出力切換部１０の回路図であり
、出力切換部１０は、電源電圧Ｖｃｃをｐチャネルのト
ランジスタｑ３並びに各ワード線１４Ｌ毎に設けられた
ｐチャネルのトランジスタロ５及びｎチャネルのトラン
ジスタｑ６を直列に介して接地すると共に、電源電圧Ｖ
ｃｃより低く、容量Ｃ１，Ｃ２の強誘電体の分極を引き
起こさない電圧Ｖｒｅｆを、ｐチャネルのトランジスタ
Ｑ４及びトランジスタロ５．Ｑ６を介して接地した構造
となっている。

トランジスタＱ３のゲートにはモード切換スイッチ９か
ら出力された信号ＤＥが、トランジスタＱ４のゲートに
は信号ＤＥが反転された信号ＤＨが与えられており、ト
ランジスタＱ５及びＱ６のゲートにはロウデコーダ４の
出力が与えられる。

前記信号ＤＢがローレベルである場合、トランジスタ（
１３がオンし、アドレス信号に基づくロウデコーダ４の
動作によりトランジスタＱ５がオンして選択されたワー
ド線孔に電源電圧Ｖｃｃが出力される。

そしてドライブ線デコーダ５で選択されたドライブ線Ｄ
Ｌは、後述する書込み、読出し動作に従ってハイレベル
又はローレベルになり、強誘電体の分極によってデータ
の不揮発性記憶を行う。つまり、メモリセル１へのデー
タ“１”の書込みは、まず第７図に示したようにビット
線ＢＬをハイレベルに、また反転ビット線層をローレベ
ルにすると共に、アドレス信号に基づいて選択された所
定のドライブ線ＤＬをハイレベルにし、ワード線孔を電
源電圧Ｖｃｃにする。このことにより、反転ビット線Ｂ
ｌ、に接続された容ｉｃ２が矢符に示す方向に、つまり
トランジスタロ２のソースに接続した容量Ｃ２の電極か
ら、ドライブ線ＤＬに接続した電極へ向かう方向に分極
する。

次いで第８図に示す如く、ドライブ線ＯＬをローレベル
にすると、ビット線ＢＬに接続された容量Ｃ１がドライ
ブ線ＤＬに接続した電極から、トランジスタロ１に接続
した電極へ向かう方向に、つまり容量Ｃ２と反対方向に
分極する。このように、容ｆｉｃＩＣ２を第８図に示す
方向に分極させることによって、メモリセル１にデータ
“１”が書込まれる。また、反転ビット線″肛をハイレ
ベルに、ビット線ＢＬをローレベルにして容５１ｃ１　
、　Ｃ２を第８図に示す方向と夫々逆向きに分極させる
ことにより、メモリセル１にデータ“Ｏ＃が書込まれる
。

そして、上述した如くメモリセル１に書き込まれたデー
タ“１”の続出しをする場合、第９図に示したようにま
ずビット線ＢＬ、反転ビット線ＢＬを夫々プリチャージ
し、次いで選択されたドライブ線ＯＬをローレベルに、
またワード線孔を電源電圧Ｖｃｃにする。このことによ
って、容量ＣＩ、Ｃ２を充電する電流がメモリセル１内
に流れ込むが、印加された電圧の向きは容量Ｃ２の分極
の向きと同じ方向であるので、上述したように容量Ｃ２
には容量Ｃ１よりも多くの電流が流れ込む。従って第１
０図に示すように反転ビット線ＢＬの電位（ＯＶ）がビ
ット線ＢＬの電位（５ｖ）より低くなり、この電位差を
センスアンプ２で検出し、増幅することによって続出し
がなされる。

なお、この読出しによって書込み時における容量Ｃ２の
分極の向きが第１０図に示したように反転する。従って
、ドライブ線ＤＬをハイレベルにして、容量Ｃ２の分極
の向きを書込み時と同じ方向に戻しく第１１図）さらに
、前記ドライブ線ＤＬをローレベルにして容ＩＣ１の分
極を強化すれば（第１２図）、再び元の状態即ち、デー
タ“１”がメモリセル１に書込まれた状態に復元される
。

以上、本発明の不揮発性記憶は前述した従来の不揮発性
記憶と同様にして行われる。

一方、出力切換部１０に入力される信号ＤＥが７１イレ
ベルである場合、その反転された信号面がローレベルと
なってトランジスタＱ４がオンし、アドレス信号に対応
して選択されたワード線孔に電源電圧Ｖｃｃより低い電
圧Ｖｒｅｆが出力される。この電圧Ｖｒｅｆが選択され
たワード線ＷＬを介して、メモリセル１内のトランジス
タＱｌ、　Ｑ２のゲートに与えられる。ドライブ’＋Ｍ
ｏＬをローレベルに固定して、ビ・ノｔ−線ＢＬを５■
にし、反転ビット線■を０■にすると、トランジスタＱ
２がオフする一方、トランジスタ０１のソースに電位が
現れる。この電位は、電圧Ｖｒｅｆを３■、トランジス
タ０１の闇値を１■としたとき、３■となり容１ｃｔに
これが加わる。従って、このときは５ｖの印加により分
極する容ＩｃＩは、分極を引き起こさない。

そして、容ｉｃ１．Ｃ２の静電容量をＣとした場合、容
量Ｃ１にのみ３Ｃの電荷が蓄積されて、データ“１”が
書込まれたことになる。またビ・ノドｊＦＱＢＬを０■
にし、反転ビ・ノド線■を５■とすると容量Ｃ２にのみ
３Ｃの電荷が蓄積されて、データ“０”が書込まれたこ
とになる。

このメモリセル１に書込まれたデータの読出しは、容ｆ
ｆ１ｃ１　、　Ｃ２の電位をセンスアンプ２で検出する
ことにより行われる。

このように、容量の強誘電体の分極を伴う不揮発性記憶
モードと、前記分極を伴わず容量に蓄積された電荷のみ
で記憶を行う揮発性モードであるＤＲＡＭモードとを切
換えるモード切換スイッチ９を設け、通常のデータの記
憶動作時はＤＲＡＭとして動作するように設定すると、
データの読出し回数が強誘電体の疲労と無関係になり、
読出し回数の制限が向上される。

次に本発明の他の実施例について説明する。

第３図は本発明に係る他の不揮発性半導体記憶装置を示
すブロック図であり、第１図におけるロウデコーダ４に
接続された出力切換部１０に換えて、ドライブ線デコー
ダ５からの出力を切換える出力切換部１１が設けられて
いる。メモリセルＩ内のトランジスタ旧、Ｑ２の各ソー
スは容１ｃＬｃ２の一方の電極と各別に接続され、前記
各［Ｃ１，Ｃ２の他方の電極はドライブ線デコーダ５の
出力信号線であるドライブ線ＯＬと出力切換部１１を介
して接続されている。

また、ロウデコーダ４．ドライブ線デコーダ５には夫々
、アドレスバッファ６から出力されたアドレス信号がア
ドレスカウンタ１２を介して入力される。該アドレスカ
ウンタ１２にはモード切換スイッチ９から出力された信
号ＤＥ及びデータの転送を制御する信号が入力され、ア
ドレスカウンタ１２はデータの転送を制御する信号が与
えられている場合にのみ前記アドレス信号を出力する。

第４図は第３図のドライブ線デコーダに接続された出力
切換部１１の回路図である。出力切換部１１は、一端が
電圧１／２ＶＣＣの電源と接続され、他端がドライブ線
口りと接続されたｐチャネルのトランジスタＱ７及び一
端がドライブ線デコーダ５と接続され、他端がドライブ
線口しと接続されたｎチャネルのトランジスタＱ８から
構成されている。トランジスタＱ７．ＱＢのゲートには
、夫々信号ＤＨが反転された信号ＤＨが与えられている
。

モード切換スイッチ９から出力された信号ＤＨがローレ
ベルであるとき、その反転された信号ＤＨがハイレベル
となり、不揮発性記憶モードとなって、トランジスタロ
８がオンし、選択されたドライブ線ＤＬに電源電圧Ｖｃ
ｃ又はＯｖが印加される。ビット線ＢＬをハイレベルに
し、反転ビット線層をローレベルにすると共に、ドライ
ブ線ＤＬ及びワード線ＷＬに夫々電源電圧νｃｃを印加
して容量Ｃ２を分極させ、次いでドライブ線ＤＬをＯｖ
にして容量Ｃ１を容量Ｃ２と逆方向に分極させると、メ
モリセルｌにデータ“１”が書込まれる。また、反転ビ
ット線ＢＬをハイレベルに、ビット線ＢＬをローレベル
にして容１ｃＩ。

Ｃ２をデータ“１″の書込みと夫々逆向きに分極させる
ことにより、メモリセルエにデータ“０″が書込まれる
。このことにより、データの不揮発性記憶がなされる。

一方信号叶がハイレベルであるとき、その反転された信
号ＤＥがローレベルとなり、ＤＲＡＭモードとなって、
選択されたドライブ線ＤＬに接続されたトランジスタＱ
７がオンし、前記ドライブ線口しには常に１／２　Ｖｃ
ｃの電圧が印加された状態となる。従って、例えば電源
電圧Ｖｃｃを５■としたとき、選択されたワード線ＷＬ
に５ｖが、選択されたドライブ線ＯＬに２．５ｖが夫々
印加される。そしてビット線Ｂしを５ｖにし、反転ビッ
ト線層を０■とすると、容量ＣＩ、Ｃ２の静電容量をＣ
とした場合、容ＩＣ１には２．５０の電荷が蓄積すると
共に容量Ｃ２は−２，５０の電荷が蓄積してデータ“１
”が書込まれ、またビット線ＢＬをＯＶにし、反転ビッ
ト線層を５■すると前述の場合とは逆に容量Ｃ１には−
２，５０の電荷が蓄積すると共に容量Ｃ２は２．５０の
電荷が蓄積してデータ“Ｏ＃が書込まれる。

そして、メモリセル１に書込まれたデータの読出しは、
容量Ｃ１，Ｃ２の電位をセンスアンプ２で検出すること
により行われる。

即ちこの場合、前記読出しの際に利用できる電位差は５
■になる。

これに対し、第１図に示した不揮発性半導体記憶装置に
おいては、ビット線ＢＬを５ｖにし、反転ビット線−肛
をＯ■とすると容量ＣＩにのみ３Ｃの電荷が蓄積して、
データ”１″が書込まれ、またビット線ＢＬを０■にし
、反転ビット線肌を５■とすると容量Ｃ２にのみ３Ｃの
電荷が蓄積してデータ″Ｏ”が書込まれる。

続出しは前述の場合と同様に行われるので、読出しの際
に利用できる電位差は３■になる。このため、第１図に
示した不揮発性半導体記憶装置における容量ＣＩ、Ｃ２
は、５■の印加によりデータを書き込む通常のＤＲＡＭ
における容量の５７３倍の静電容量Ｃを必要とする。

従って、本実施例のようにＤＲＡＭ動作時におけるドラ
イブ線口りの出力レベルを１／２Ｖｃｃに保つようにす
ると、通常のＤＲＡＭにおける容量でＤＲＡＭの動作が
行え、メモリセル１の静電容量を小さくすることができ
る。

なお、本実施例において出力切換部１１として第４図に
示す回路を挙げたが、これに限るものではない。

次に、アドレスカウンタ１２の動作について説明する。

前述した如くアドレスカウンタ１２は、モード切換スイ
ッチ９から出力されたデータの転送を制御する信号が与
えられている場合にのみ、アドレス信号を出力する。な
お、ここにデータの転送とは、既にメモリセル１内に不
揮発性の又は揮発性の記憶がなされている所望のデータ
を読出し、揮発性データを不揮発性に又は不揮発性デー
タを揮発性にすべくメモリセル１へ再び転送することを
意味している。

アドレスカウンタ１２に入力したデータの転送を制御す
る信号がローレベルのときは、不揮発性半導体記憶装置
の動作はＤＲＡ？？モード又は不揮発性記憶モードにな
り、アドレスバッファ６から出力されたアドレス信号が
そのままアドレスカウンタ１２から出力される。

そしてこのアドレス信号に基づいてロウデコーダ４で所
定のワード線孔が、またドライブ線デコーダ５で所定の
ドライブ線ＯＬが選択され、上述したような不揮発性の
又は揮発性の記憶がなされる。

また、データの転送を制御する信号がハイレベルのとき
は、アドレスカウンタ１２の出力は自動的にインクリメ
ント又はデクリメントされ、容量ＣＩ。

Ｃ２に蓄積されたデータが順番にセンスアンプ２で読出
される。そして、そのデータに応じてドライフ線ＤＬｔ
−ハイレベル又はローレベルにして容３１　Ｃ１。

Ｃ２の強誘電体の分極を行わせることにより、ＤＲＡＭ
モード時に蓄積されたデータを不揮発的に記憶させる。

またその逆の動作、つまり不揮発性モード時に蓄積され
たデータを揮発的に記憶させる動作も行われる。

なお、アドレスカウンタ１２はＤＲＡＭのリフレッシュ
カウンタも兼ねている。

このように、ＤＲＡＭ動作時にはリフレッシュカウンタ
として動作し、データ転送時にはデータの転送を制御す
るアドレスカウンタとして動作するアドレスカウンタ１
２を設けることにより、データの転送が容易に行え、し
かもチップ面積を小さくで以上、詳述した如く本発明に
係る不揮発性半導体記憶装置においては、トランジスタ
のゲートに接続されたワード線又は強誘電体の容量に接
続されたドライブ線の出力レベルを変化させる手段を備
え、前記ワード線又はドライブ線を介して容量に高い電
圧を加えると、強誘電体が分極して従来同様のデータの
不揮発性記憶がなされ、また容量に強誘電体の分極が生
じない程度の低い電圧を加えると、容量に充電された電
荷の有無によりデータの揮発性記憶がなされる。

従って、通常のデータの記憶動作時では揮発性記憶がな
されるように設定すると、データの読出し回数が強誘電
体の疲労と無関係になり、読出し回数の制限を大幅に向
上できる優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係る不揮発性半導体記憶装置のブロッ
ク図、第２図は第１図における出力切換部の回路図、第
３図は本発明に係る他の不揮発性半導体記憶装置のブロ
ック図、第４図は第３図における出力切換部の回路図、
第５図は従来の不揮発性半導体記憶装置のブロック図、
第６図は第５図における容ｉ（：１．Ｃ２の特性を示す
図、第７図及び第８図はメモリセルへのデータの書込み
動作を示す説明図、第９図乃至第１２図はメモリセルへ
のデータの読出し動作を示す説明図である。 １・・・メモリセル　　４・・・ロウデコーダ５・・・
ドライブ線デコーダ　　９・・・モード切換スイッチ　
　１０・・・出力切換部　　ＣＩ、Ｃ２・・・容量Ｑｌ
、口２・・・トランジスタ　　ＷＬ−・・ワード線ＤＬ
・・・ドライブ線　　ＢＬ・・・ビット線　　ＢＬ・・
・反転ビット線 なお、図中、同一符号は同一、又は相当部分を示す。 代°理人゛大岩増雄 ４ 図 弔 図 ＢＬ ＢＬ 図 ＢＬ ＢＬ 図 ＢＬ ＢＬ 図 ＢＬ ＢＬ １ 図 ＢＬ ＢＬ ０ 図 ＢＬ ＢＬ ２ 図 手続補正書く自発）

Claims (1)

【特許請求の範囲】
1. （１）強誘電体で形成された容量と、これに直列接続さ
   れたトランジスタとを備え、容量の一端がこれを選択す
   るドライブ線に、またトランジスタのゲートがこれを選
   択するワード線に夫々接続されており、該ワード線の出
   力によって前記容量に選択的に電圧を印加してデータの
   記憶を行う不揮発性半導体記憶装置において、 前記ワード線又は前記ドライブ線の出力レ ベルを変化させる手段を備え、 該手段の動作により、前記強誘電体の分極 を伴う不揮発性記憶又は前記分極を伴なわない揮発性記
   憶の選択が可能となしてあることを特徴とする不揮発性
   半導体記憶装置。