JPH01126014A - 時間軸誤差補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、時間軸誤差補正回路、特にＣＭＯＳインバー
タの多段縦続接続回路よりなる遅延素子におけるＣＭＯ
Ｓインバータの多段縦続接続回路の電源電圧を時間軸誤
差補正用制御信号で変化させることにより遅延素子の入
出力信号間に生じる時間遅延によって時間軸誤差の対象
にされている信号の時間軸誤差が補正されるようにした
時間軸誤差補正回路に関する。

（従来の技術） 記録再生素子と記録媒体とを相対的に変位させた状態で
、記録再生の対象にされている信号の記録再生動作が行
われるような記録再生装置においては、記録再生素子と
記録媒体との相対的な変位量が時間軸上で変化すること
により信号中に時間軸誤差が生じる。

前記した信号中の時間軸誤差を補正するために、信号中
に記録しである参照信号と、動作の安定な基準信号源で
発生させた基準信号とを比較して得た誤差信号により遅
延時間が変化される可変遅延素子あるいは可変遅延回路
に、前記した時間軸誤差を含んでいる信号を通過させる
ようにした時間軸誤差補正回路としては、従来から例え
ば物理的遅延線１分布定数回路、ＢＢＤ（電荷転送素子
）ＣＯＤ（電荷結合素子）等を遅延素子として用いた各
種の構成形態のものが知られている。

ところで、遅延量が制御信号によって可変できる可変遅
延素子や可変遅延回路として、それを遅延線や分布定数
回路などによって構成した場合には、構成が複雑な割り
に可変遅延特性の良好なものが得られず、また、転送に
電気的なりロックパルスを使用するＢＢＤやＣＯＤなど
で構成された可変遅延回路では、遅延の対象にされる信
号がクロックでサンプリングされているために、時間軸
上での信号の分解能を高めるのには高い繰返し周波数の
クロックパルスが必要とされるが、クロックパルスの周
波数として高い繰返し周波数のものが用いられた場合に
は、所要の遅延時間を得るためのＢＢＤ、ＣＯＤなどの
構成素子の段数が多くなるということが問題になる。

前記した従来の一般的な可変遅延素子における欠点のな
い可変遅延素子として、近年になってＣＭＯＳインバー
タの多段縦続接続回路の電源電圧を変化させることによ
りＣＭＯＳインバータの多段縦続接続回路の入出力信号
間の遅延量を可変にするようにした構成形態の遅延素子
、すなわち。

第５図に示されているようなＣＭＯＳインバータにおい
ては入出力間で信号に遅延が生じること、及び前記の入
出力間における信号の遅延時間が印加電圧の変化に応じ
て変化することなどの従来から知られている技術事項に
基づき、それの電源電圧を変化させることによりＣＭＯ
Ｓインバータの多段縦続接続回路の入出力信号間の遅延
量を可変できるようにした可変遅延素子が着目されるよ
うになった。

第５図において５はＰチャネルＭＯ８−ＦＥＴトランジ
スタ、６はＮチャネルＭＯＳ−ＦＥＴトランジスタであ
り、ＰチャネルＭＯ３−ＦＥＴトランジスタ５と、Ｎチ
ャネルＭＯＳ　−ＦＥＴ　トランジスタ６とは、両者の
ゲートが共通接続されるとともに１両者のドレインが共
通接続されていて。

ＰチャネルＭＯ８−ＦＥＴ）−ランジスタ５のソースに
電源Ｖｄが接続され、ＮチャネルＭＯＳ−ＦＥＴトラン
ジスタ６のソースが接地されていて、前記した回路はＣ
ＭＯＳインバータを構成しており、入力端子３に信号が
供給された場合には、出力端子４に入力信号の極性が反
転された状態の出力信号が現われる。なお、第５図中の
工は電流を示している。

前記した第５図に示されているＣＭＯＳインバータは、
入出力端子３，４間の信号に時間遅延が生じるが、前記
した入出力端３，４間で生じる信号の時間遅延量は、電
源電圧によってＭＯＳ−ＦＥＴトランジスタのコンダク
タンスが変化することによりＣＭＯＳインバータの電源
電圧Ｖｄに依存しており、遅延時間は電源電圧が低い程
大きく、かつ、電源電圧が低い程、遅延時間の変化率が
大である。

第６図は第５図示のＣＭＯＳインバータを多段に縦続接
続することにより所定の大きな遅延時間が得られるよう
にした遅延素子であり、この遅延素子は、それの遅延時
間が電源電圧Ｖｄの変化に対して変化する可変遅延素子
ＶＤＬとして機能する。

（発明が解決しようとする問題点） ところで、既述もしたように、記録再生素子と記録媒体
とを相対的に変位させた状態で、記録再生の対象にされ
ている信号の記録再生動作が行われるような場合に、記
録再生素子と記録媒体との相対的な変位量が時間軸上で
変化することにより信号中に生じる時間軸誤差を補正す
るための時間軸誤差補正回路としては、再生信号中に含
まれている参照信号（例えば、同期信号）と、動作の安
定な基準信号源で発生させた基準信号とを比較して得た
誤差信号に基づいて発生された遅延制御信号を可変遅延
回路あるいは可変遅延回路に供給するようにした構成態
様のものとして構成されているが、可変遅延素子ＶＤＬ
として前記のようにＣＭＯＳインバータを多段に縦続接
続して構成した可変遅延素子ＶＤＬが使用された場合に
、その遅延時間Ｔｄを大きくするためには、多段に縦続
接続するＣＭＯＳインバータの段数を多くすることが必
要とされる。

ところが、多段に縦続接続されるＣＭＯＳインバータの
段数を大にした場合には、当然のことながら回路動作に
必要とされる電流も大になるが、動作電流が大きくなる
と、その電流を供給するのに使用される電源回路におけ
る電圧制御の応答性が劣化してしまうために、可変遅延
素子ＶＤＬとしてＣＭＯＳインバータを多段に縦続接続
してなる可変遅延素子ＶＤＬを使用した時間軸誤差補正
回路では、広い範囲にわたる時間軸誤差の補正を良好に
行うことができる回路を提供することが困難であり、そ
れの解決策が求められた。

（問題点を解決するための手段） 本発明は、時間軸誤差補正回路において時間軸誤差の補
正の対象にされるべき信萼中に現われる第７図に例示さ
れているような時間軸誤差は、第８図中にａとして示さ
れているような長い変動周期を有する時間軸誤差と第８
図中にｂとして示されているような短い変動周期を有す
る時間軸誤差との双方を含んでいることに着目し、変動
周期の長い時間軸誤差に対する補正動作と、変動周期の
短い時間軸誤差に対する補正動作とが、縦続接続された
別々の時間軸補正回路において行われつるように、ＣＭ
ＯＳインバータの多段縦続接続回路で構成された遅延素
子におけるＣＭＯＳインバータの多段縦続接続回路の電
源電圧を時間軸誤差補正用制御信号で変化させて時間軸
誤差の対象にされている信号の時間軸誤差の補正を行う
ようにした時間軸誤差補正回路において、ＣＭＯＳイン
バータの多段縦続接続回路で構成された遅延素子の複数
個のものを直列に接続し、前記のように直列に接続され
た複数個の遅延素子の個々のもの毎に、それぞれの遅延
素子を構成しているＣＭＯＳインバータの多段縦続接続
回路に時間軸誤差補正用制御信号で変化されているそれ
ぞれ個別の電源電圧を供給できる駆動回路を設けた時間
軸誤差補正回路を提供して従来の問題点を解決したもの
である。

（実施例） 以下、本発明の時間軸誤差補正回路の具体的な内容につ
いて、添付図面を参照しながら詳細に説明する。第１図
乃至第４図は本発明の時間軸誤差補正回路のそれぞれ異
なる実施例のブロック図であって、第１図乃至第４図に
おいてＶＤＬＩ、ＶＤＬ２で示されている構成部分、及
び第４図中でＶＤＬｎで示されている構成部分などは、
例えば第６図に例示されているような構成の遅延素子。

すなわち、第５図に示されているようなＣＭＯＳインバ
ータを多段に縦続接続することにより所定の遅延時間が
得られるように構成されている遅延素子である。

また、各図において１は遅延の対象にされている信号の
入力端子、２は出力端子であり、さらにＰ　Ｓ　Ｃ１，
Ｐ　Ｓ　Ｃ２，Ｐ　Ｓ　Ｃｎなどは前記したＣＭＯＳイ
ンバータを多段に縦続接続することにより構成されてい
る遅延素子の遅延時間を可変に制御できるように、時間
軸誤差補正用制御信号で変化されているそれぞれ個別の
電源電圧を供給できる駆動回路（電源）であり、さらに
また、ＣＳＧ、Ｃ８Ｇｌ、ＣＳ　Ｇ２などは時間軸誤差
補正用制御信号（時間軸誤差の補正のための遅延制御信
号）の発生回路であり、この時間軸誤差補正用制御信号
の発生回路ＣＳ−Ｇ、ＣＳ　Ｇｌ、ＣＳ　Ｇ２は、再生
信号中に含まれている参照信号（例えば、同期信号）と
、動作の安定な基準信号源で発生させた基準信号とを比
較して得た誤差信号に基づいて、所定の遅延制御信号を
発生しうるように構成されている。また。

第２図においてＬＰＦは低域通過濾波器である。

第１図に示されている本発明の時間軸誤差補正回路は、
多数のＣＭＯＳインバータの多段縦続接続回路で構成さ
れていて、入力端子１に供給された信号に対して長い遅
延時間を与えることも可能なように構成されている遅延
素子ＶＤＬＩ　と、前記した遅延素子ＶＤＬＬの出力信
号に比較的に短い遅延時間を与えうるような構成態様の
ものとなるように、比較的に少ないＣＭＯＳインバータ
の多段縦続接続回路で構成されている遅延素子ＶＤＬ２
とを入力端子１と出力端子２との間に直列的に接続し、
また前記した遅延素子ＶＤＬ２の出力信号を時間軸誤差
補正用制御信号の発生回路Ｃ８Ｇに供給することにより
、前記の時間軸誤差補正用制御信号の発生回路Ｃ８Ｇで
時間軸誤差補正用制御信号を発生させ、時間軸誤差補正
用制御信号の発生回路Ｃ８Ｇで発生された時間軸誤差補
正用制御信号を駆動回路（電源）ＰＳＣ：１．ＰＳＣ２
に供給する。

それにより、前記した駆動回路（電源）ｐｓｃｉは前記
したＣＭＯＳインバータを多段に縦続接続して構成され
ている遅延素子ＶＤＬＬの遅延時間を可変に制御し、ま
た、駆動回路（電源）Ｐ　Ｓ　Ｃ２は前記したＣＭＯＳ
インバータを多段に縦続接続して構成されている遅延素
子ＶＤＬ２の遅延時間を可変に制御する。

この第１図示の実施例において入力端子１に供給された
信号は、長い遅延時間を与えることも可能なように多数
のＣＭＯＳインバータを多段に縦続接続させた状態のも
のとして構成されている遅延素子ＶＤＬＬの可変遅延動
作により、入力信号中の長い変動周期を有する時間軸変
動分が良好に除去された状態で遅延素子ＶＤＬＬから出
力されて遅延素子ＶＤＬ２に供給される。

しかし、前記の遅延素子ＶＤＬｌはそれの応答特性が早
くないために、遅延素子ＶＤＬＩの出力信号中には入力
信号中に含まれ七いた変動周期の短い時間軸変動分が残
存している場合もあるが、遅延素子ＶＤＬＬの出力信号
が供給される遅延素子ＶＤＬ２は、それの応答特性が早
いものとなるように比較的に短い遅延時間を与えうるよ
うな構成態様のものとしてＣＭＯＳインバータの多段縦
続接続回路で構成されているから、この遅延素子ＶＤＬ
２ではそれの可変遅延動作により前記した遅延素子ＶＤ
ＬＩでは除去されなかった短い変動周期を有する時間軸
変動分を良好に除去して、出力端子２には時間軸、変動
のない信号を出力することができる。

次に第２図に示されている本発明の時間軸誤差補正回路
の実施例味、第１図を参照して既述した本発明の時間軸
誤差、補正回路における時間軸誤差補正用制御信号の発
生回路Ｃ３Ｇと駆動回路（電源）ＰＳＣＩとの間に低域
通過濾波器ＬＰＦを接続した構成としたものである。

この第２図示の本発明の時間軸誤差補正回路の実施例は
、第１図示の実施例においては遅延素子ＶＤＬＩの可変
遅延動作によって遅延素子ＶＤＬＩからの出力信号中に
時間軸変動が存在しない状態になされたような場合に、
遅延素子ＶＤＬ２の可変遅延動作により、かえって遅延
素子ＶＤＬ２の出力信号中に時間軸変動を生じさせてし
まうようなことも起こるのであるが、第２図示の実施例
は前記のような不都合なことが起こらないようにするた
めの実施例である。

また、第３図に示す本発明の時間軸誤差補正回路の実施
例は、遅延素子ＶＤＬＬの遅延量を制御するための信号
を遅延素子ＶＤＬＩの出力信号が供給される゛時間軸誤
差補正用制御信号の発生回路Ｃ３ＧＩによって発生させ
、また、遅延素子ＶＤＬ２の遅延を制御するための信号
を遅延素子ＶＤＬ２の出力信号が供給される時間軸誤差
補正用制御信号の発生回路Ｃ３Ｇ２によって発生させる
ようにした実施例であり、この第３図示の実施例では既
述した第１図及び第２図示の実施例に比べて、より一層
精密な時間軸補正を行うことが可能である。

次に、第４図に示されている本発明の時間軸誤差補正回
路の実施例は、入出力端子１，２間に縦続接続される遅
延素子をｎ個として本発明を実施する場合の構成を示し
ているものである。

（発明の効果） 以上、詳細に説明したところから明らかなように本発明
の時間軸誤差補正回路は、時間軸誤差補正回路において
時間軸誤差の補正の対象にされるべき信号中に現われる
時間軸誤差は、長い変動周期を有する時間軸誤差と短い
変動周期を有する時間軸誤差との双方を含んでいること
に着目し、変動周期の長い時間軸誤差に対する補正動作
と、変動周期の短い時間軸誤差に対する補正動作とを、
縦続接続された別々の時間軸補正回路において行うこと
ができるように、ＣＭＯＳインバータの多段縦続接続回
路で構成された遅延素子におけるＣＭＯＳインバータの
多段縦続接続回路の電源電圧を時間軸誤差補正用制御信
号で変化させて時間軸誤差の対象にされている信号の時
間軸誤差の補正を行うようにした時間軸誤差補正回路に
おいて、ＣＭＯＳインバータの多段縦続接続回路で構成
された遅延素子の複数個のものを直列に接続し、前記の
ように直列に接続された複数個の遅延素子の個々のもの
毎に、それぞれの遅延素子を構成しているＣＭＯＳイン
バータの多段縦続接続回路に時間軸誤差補正用制御信号
で変化されているそれぞれ個別の電源電圧を供給できる
駆動回路を設けた時間軸誤差補正回路であるから、この
本発明の時間軸誤差補正回路では可変遅延素子ＶＤＬと
してＣＭＯＳインバータを多段に縦続接続して構成した
可変遅延素子ＶＤＬを用い、その遅延時間Ｔｄを大きく
するために多段に縦続接続するＣＭＯＳインバータの段
数を大にした場合に従来問題になった電源回路における
電圧制御の応答性の劣化は、本発明ではＣＭＯＳインバ
ータを多段に縦続接続してなる可変遅延素子ＶＤＬを複
数個縦続接続することによって良好に解決することがで
きたのであり１本発明によれば大きな時間軸誤差の補正
も容易、かつ、迅速に行うことのできる時間軸誤差補正
回路を容易に提供することができる。

【図面の簡単な説明】

第１図乃至第４図はそれぞれ本発明の時間軸誤差補正回
路の各異なる実施例のブロッグ図、第５図はＣＭＯＳイ
ンバータの回路図、第６図は第５図示のＣＭＯＳインバ
ータを多段に縦続接続することにより所定の大きな遅延
時間が得られるようにした遅延素子の回路図、第７図及
び第８図は問題点を説明するためのチャートである。 ＶＤＬ、ＶＤＬＬ、ＶＤＬ２．ＶＤＬｎ−ＣＭＯＳイン
バータを多段に縦続接続することにより所定の大きな遅
延時間が得られるように構成されている遅延素子、１，
３・・・入力端子、２，４・・・出力端子、５・・・Ｐ
チャネルＭＯ８−ＦＥＴトランジスタ、６・・・Ｎチャ
ネルＭＯ８−ＦＥＴ　トランジスタ。 ＰＳＣＩ、ＰＳＣ２，ＰＳＣｎ−ＣＭＯＳインバータを
多段に縦続接続することにより構成されている遅延素子
の遅延時間を可変に制御できるように。

Claims (1)

【特許請求の範囲】
1. ＣＭＯＳインバータの多段縦続接続回路で構成された遅
   延素子におけるＣＭＯＳインバータの多段縦続接続回路
   の電源電圧を時間軸誤差補正用制御信号で変化させて時
   間軸誤差の対象にされている信号の時間軸誤差の補正を
   行うようにした時間軸誤差補正回路において、ＣＭＯＳ
   インバータの多段縦続接続回路で構成された遅延素子の
   複数個のものを直列に接続し、前記のように直列に接続
   された複数個の遅延素子の個々のもの毎に、それぞれの
   遅延素子を構成しているＣＭＯＳインバータの多段縦続
   接続回路に時間軸誤差補正用制御信号で変化されている
   それぞれ個別の電源電圧を供給できる駆動回路を設けて
   なる時間軸誤差補正回路