JPH0469452B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はパルス発生装置に係り、特に基準周波
数の制御信号に同期したパルスを生成するのに好
適なパルス発生装置に関する。

〔発明の背景〕

デジタル回路においては、入力クロツクパルス
（以下クロツクと略す）のパルスタイミングに合
わせて（同期して）回路出力パルスが発生し、か
つ上記パルス発生動作の動作、動作停止が、同回
路に入力される制御信号パルスに合わせて（同期
して）コントロールできるような回路ブロツクが
多用される。

第１図には、上記回路ブロツクの一例であるＴ
フリツプフロツプ（以下TFFと略す）を示す。
CKはクロツク入力端子で、端子部の丸印はTFF
が入力クロツク１の立下りエツジ（論理レベルの
“１”レベルから“０”レベルに変化する過渡部）
で動作することを示すものである。

第２図で第１図のTFFの動作とその問題点を
説明する。第２図１はクロツク、２は第１図
TFFのリセツト端子Ｒに入力するリセツトパル
ス、３はTFFの出力端子Ｑからの出力パルスの
波形である。リセツトパルス２が“１”レベルの
時、TFFは動作停止状態となり、出力３は“０”
レベルに保たれる。リセツトパルス２が“０”レ
ベルの時TFFは動作状態になり、クロツク１の
立下りエツジ毎に論理レベルが反転するような出
力を発生する。

ここで、リセツトパルス２が、第２図で実線で
示したような立下り位相を有する場合には、Ｑ出
力は第２図３の波形となり、リセツトパルス２が
第２図で破線で示したような立下り位相を有する
場合には、Ｑ出力は第２図３′の波形となる。

一般にデジタル回路においては、クロツク１と
リセツトパルス２とを共通の高周波基準クロツク
から分離して生成するような場合が多いが、この
様な場合においても各々のパルス生成過程におけ
る論理ゲート通過段数の相違、あるいは使用する
論理回路素子の特性の相違等が存在することによ
り、クロツク１とリセツトパルス２との位相関係
を希望どおりに設計、製造したり、また温度、電
源電圧の変動等に対して安定に保つたりすること
が困難な場合が多い。

このため、もしリセツトパルス２の立下りとク
ロツク１の立下りの時点が一致してしまつた場
合、TFFの動作は不安定となり、Ｑ出力が第２
図３と３′とをリセツトパルス２のくり返し毎に
交互にくり返すようになる。あるいは、リセツト
パルス２の立下り位相がクロツク１の立下り位相
を中心として、電源電圧のリツプル等の影響によ
りわずかに振動している場合にも、上記の同様に
リセツトパルス２の立下り位相に対しＱ出力の発
生位相がクロツクの一くり返し周期分に相当する
時間だけジヤンプするような発生位相変動を生ず
る。

つまり、リセツトパルス２とクロツク１の位相
関係によつては、TFFのリセツトパルス２とＱ
出力３との位相関係が不安定になる恐れがある。

ここで、たとえばリセツトパルス２がテレビジ
ヨン信号の水平同期信号（あるいは水平同期信号
と一定位相関係にあるパルス）であり、３がデジ
タルメモリの動作クロツクあるいは固体撮像素子
の水平走査用動作クロツクであるような場合に
は、上記メモリあるいは撮像素子から読出された
映像信号と水平同期信号との位相（時間）関係が
水平走査周期毎に変動し、メモリ装置あるいは固
体撮像装置の出力が接続されたテレビモニタ装置
のブラウン管面に再生された映像が走査線毎に左
右にずれてしまうようなジツタ現象を生ずる。

上記した不安定現象を防止する手段として、特
開昭57−42236号公報に記載された従来例がある。
この従来例の動作原理を第３図で説明する。従来
例はクロツク１に対してリセツトパルス２の立下
りが第３図ｒで示す位相はんいに入つたことを検
出しクロツク１から1′に自動的に切り替えるよう
にしたものである。クロツクが切り替わつた後に
おいてはリセツトパルス２のわずかな位相振動等
に対しても出力３は第３図に示すように安定に保
たれる。

なお、従来例にては、上記切り替えによりクロ
ツク１′が選択された後、リセツトパルス２の立
下り位置が大きく変化し、１′の波形に示したｒ
の位相はんいに入つた場合は、再度クロツク切り
替えが行なわれクロツクが１′から１に切り替わ
る。

ところで、従来例では上記した位相検出はんい
ｒに設ける必要があるが、ｒの値（時間値）はク
ロツク周期第３図Ｔに対し十分小さな値にしなけ
ればならない。なぜならｒがたとえばT/2以上の
時間値を持つた場合には、第３図でクロツク１に
対するｒと、クロツク１′に対するｒが重なつて
しまい。この結果クロツク１と１′とが常時切り
替わりを連続し、したがつて出力３の発生位相が
不安定になつてしまうからである。ｒがT/2以下
であつても、クロツク１に対するｒとクロツク２
に対するｒの間に十分な間隔がないとリセツトパ
ルス２の若干の位相振動に対して上記と同様出力
位相不安定現象を発生する。

ｒを設定するため、従来例ではｒの遅延時間を
持つパルス遅延回路が設けられている。微小遅延
時間のパルス遅延回路としては、一般に論理ゲー
ト（インバータ等）を多段直列接続した回路が多
く用いられる。

ところが、この様な遅延回路においては、製造
ばらつきによる遅延時間のばらつきが大きいこ
と、あるいは温度、電源電圧等の変動に対する遅
延時間の変動が大きいことなどから、ｒの必要値
が小さくなればなるほど設計、製造が困難にな
る。

以上の理由により、クロツク１のくり返し周波
数が高くなり、したがつて第３図のＴが小さい場
合には従来例の方式は実現が難しくなる。したが
つて、微小かつ高精度のパルス遅延時間ｒの生成
が不要な方式望まれる。

〔発明の目的〕

本発明は、クロツクと制御信号パルスとを常に
所望の一定位相関係に保持でき、したがつてこれ
らのパルスで動作するフリツプフロツプ等の出力
パルスの発生位相不安定現象が防止できるような
パルス発生装置を提供するにある。

〔発明の概要〕

本発明の要点は、制御信号パルスあるいはクロ
ツクのパルス位相遅延手段を設け、該遅延手段は
遅延時間が外部制御により可変できる構成とし、
クロツクに対する制御信号パルスの位相を、ある
一定位相に保つように上記遅延手段の遅延時間を
自動制御したことである。

〔発明の実施例〕

以下、本発明の一実施例を第４図にて説明す
る。第４図４０１はTFFであり、クロツク１が
クロツク端子CKに入力される。一方TFF４０１
のリセツト端子Ｒには、入力リセツトパルス２を
位相遅延回路４０２で位相遅延したパルス２′が
入力される。同時にTFF４０３のリセツト端子
Ｒにはパルス２′を、クロツク端子CKにはクロツ
ク１をインバータ４４で極性反転したパルス４０
５を入力する。

TFF４０３のＱ出力４０６をＤタイプフリツ
プフロツプ（以下DFFと略す）４０７のＤ端子
に入力し、TFF４０１のＱ出力３を、DFF４０
７のクロツク端子CKに入力する。

第４図実施例の各部動作波形を第５図に示す。
TFF４０１および４０３のＲに入力されるリセ
ツトパルス２′がクロツク１，４０５に対してφ
１で示す位相からφ２で示す位相の間に立下りを
持つ時、TFF４０１のＱ出力３、TFF４０３の
Ｑ出力４０６はそれぞれ第５図３−１，４０６−
１の波形となる。この時、DFF４０７にクロツ
クの立下りで動作するものを用いれば、クロツク
３−１の立下り（“０”レベルから“１”レベル
へのレベル変換部）においては、Ｄ入力４０６−
１が常に“１”レベルであるから、DFF４０７
のＱ出力４０８は第５図４０８−１に示すように
“１”レベルとなる。

次に、リセツトパルス２′が第５図φ２からφ
３の間に立下りを持つ時、TFF４０３のＱ出力
４０６、TFF４０１のＱ出力３はそれぞれ第５
図４０６−２，３−２の波形となり、クロツク３
−２の立上りにおいてＤ入力４０６−２が常に
“０”レベルであるからDFF４０７のＱ出力４０
８は第５図４０８−２に示すように“０”レベル
となる。

第５図の動作をより長周期で見ると第６図のよ
うになる。第６図ではリセツトパルス２′が第５
図のφ２で示す立下り位相を持つ場合を示す。こ
の時TFF４０３は、第１図のTFF動作で説明し
た様な出力パルスの位相不安定動作状態となり、
Ｑ出力４０６は第５図４０６−１と４０６−２を
くり返すようになり、出力４０８は“１”レベル
になつたり“０”レベルになつたりする。

出力４０８から第４図の低域ろ波器４０９を介
して電圧４１０を得、この電圧を位相遅延回路４
０２の遅延時間制御電圧とする。

低域ろ波器４０９にはその一例として抵抗、コ
ンデンサを用いた構成例を示したが、その他の構
成のものを用いてもよい。

なお、第４図の低域ろ波器構成例４０９では、
コンデンサを、電圧４１０出力端と“０”レベル
電源ライン４１１（ここではアース）間、および
電圧４１０出力端と“１”レベル電源ライン４１
２間とに設けている。これにより、電源投入時
に、位相遅延回路４０２制御電圧の可変はんいの
中心値近傍、あるいは位相遅延回路４０２の遅延
時間を、その遅延時間可変はんいの中心値とする
ことができる制御電圧値の近傍、の電圧値を、イ
ニシヤル電圧として発生させることができるの
で、常に位相遅延時間可変はんいの中心部で動作
を開始できる。電源投入後の温度変動等による入
力リセツトパルス２の位相変動は、位相遅延回路
の遅延時間増大あるいは減少により吸収するが、
上記イニシヤル動作により、吸収可能位相変動は
んいを十分広く確保できる等の効果がある。

リセツトパルス２′の位相が第５図φ１からφ
２の間にある時、制御電圧４１０の電圧値は
“１”レベルに向けて上昇する。またφ２とφ３
の間にある時、同電圧は“０”レベルに向けて下
降する。φ２の位相にある時は、この近傍でのご
くわずかの位相ずれによつて出力４０８の“１”
レベルと“０”レベルの発生比率が可変となるの
で、これにより、制御電圧４１０を一定電圧レベ
ルに保つことが可能となる。

よつて、位相遅延回路４０２として、制御電圧
４１０が高くなればその遅延時間が増大し、制御
電圧４１０が低くなれば遅延時間が減少する特性
のものを用いれば、リセツトパルス２′を常に第
５図φ２の位相となるよう制御できるので、クロ
ツク１に対する入力リセツトパルス２の立下り位
相が初期ばらつき、あるいは温度変動等があつて
も、リセツトパルス２に対するTFF４０１のＱ
出力３の発生位相が不安定になることはない。ま
た、位相遅延回路４０２として、制御電圧４１０
が低くなればその遅延時間が増大し、制御電圧４
１０が高くなれば遅延時間が減少する特性のもの
を用いれば、リセツトパルス２′を常に第５図φ
１あるいはφ３の位相となるように制御できるの
で、クロツク１に対する入力リセツトパルス２の
立下り位相に初期ばらつき、あるいは温度変動等
であつても、リセツトパルス２に対するTFF４
０３のＱ出力４０６の発生位相が不安定になるこ
とはない。

また、本実施例においては、リセツトパルス２
のクロツク１に対する位相検出のためにパルス４
０５を用いるが、パルス４０５はインバータ４０
４一段のみで得られるため、従来例のｒ設定用遅
延回路のような設計、製造上の問題はない。

上記位相遅延回路の一実施例を第７図に示す。
７０１はインバータ、７０２はオア回路である。
第７図の各部動作波形を第８図に示す。入力パル
ス２は抵抗７０３と、コンデンサ７０４、可変容
量ダイオード７０５の合成容量との積分特性によ
り位相遅延されて、インバータ出力７０６には第
８図７０６のパルスが得られる。ここで、ダイオ
ード７０５は、印加される逆方向電圧によりその
容量値が可変で、印加逆電圧が高いほど容量値が
低下する特性をもつ。したがつてコンデンサ７０
４にダイオード７０５の容量値に比べ、十分大き
な容量値のものを用い、ダイオード７０５にハイ
インピーダンス抵抗７０７を介して制御電圧４１
０を印加すれば、制御電圧が高いほど遅延時間ｔ
が小さくなる。

第４図の２′として、第７図、第８図のパルス
７０６を用いてもよいが、本発明にてはリセツト
パルスの一方のパルスエツジ（フリツプフロツプ
の動作が開始されるほうのパルスエツジ）のみ位
相制御できれば良いので、第７図のオア回路７０
２の出力７０８を第４図の２′としてもよい。

第９図に電圧制御可能な位相贈延回路４０２の
他の実施例を示。９０１，９０２はインバータ、
９０３はオア回路である。９０４はＰチヤンネル
MOSトランジスタ、９０５，９０６はＮチヤン
ネルMOSトランジスタである。９０４と９０６
とでインバータが構成される。９０５は９０４と
９０６とで構成したインバータのローレベル出力
時の出力インピーダンスを可変するための可変抵
抗素子として動作し、ゲート端子に印加される電
圧４１０の電圧が高いほど低導通抵抗値となる。

したがつて入力パルス２は、MOSトランジス
タ９０５の抵抗値とインバータ９０１の入力端浮
遊容量９０７あるいはインバータ９０２の入力端
浮遊容量９０８とにより位相遅延されてインバー
タ出力９０９となる。インバータ出力９０９は第
８図の７０６と同様な位相を有するパルスであ
る。オア回路９０３、出力９１０には第８図７０
８と同様なパルスが得られる。

ここで、ＮチヤンネルMOSトランジスタの９
０５のゲート端子電圧４１０と導通抵抗値の先述
した特性より、第９図の回路では制御電圧４１０
が高いほどパルス９０９の遅延時間が小となり、
第７図の回路と同様な特性となる。

なお、第９図のようにＮチヤンネルMOSトラ
ンジスタを２ケ直列に接続するかわりに、Ｐチヤ
ンネルMOSトランジスタを２ケ直列に接続し、
その１ケのＰチヤンネルMOSトランジスタを出
力インピーダンス可変素子として用いることも可
能である。この場合には、MOSトランジスタの
特性により、ゲート端子電圧が高いほどパルス遅
延時間が大となる遅延回路となる。

第１０図、第１１図には、それぞれ本発明によ
り第４図と異なる実施例を示し、第１２図にはそ
の動作波形をまとめて示す。なお、第１０図、第
１１図において、第４図と同一機能のブロツクに
は同一番号を付す。

第１０図は第４図のインバータ４０４、TFF
４０３にかわつてDFF１０１を用いた実施例で
ある。DFF１０１にクロツクの立上りで動作す
るものを用い、クロツク入力端子CKにクロツク
１を入力する。Ｄ入力端子にはパルス２′を入力
する。DFF１０１の出力１０２には、クロツ
クの立上り時にＤ入力が“１”レベルであれば
“０”レベルが、Ｄ入力が“０”レベルであれば
“１”レベルが出力される。ここで、第１０図の
クロツク１（波形図を第１２図１に示す）に対す
る第１０図のパルス２′（波形図を第１２図２′に
示す）の立下りの位相が、第５図で説明したφ１
とφ２の間にある時、第１０図のDFF１０１と
Ｑ出力１０２とTFF４０１のＱ出力３との位相
関係は、第１２図破線ａに示すような関係にな
る。

また、クロツク１に対するパルス２′の立下り
の位相が、第５図φ２とφ３の間にある時には、
出力１０２と出力３とは、第１２図破線ｂに示す
関係になる。したがつて、DFF４０７のＤ入力
にTFF４０１のＱ出力３を接続し、DFF４０７
のクロツク端子CKにDFF１０１のＱ出力１０２
を接続すれば、第５図で説明したクロツク１とパ
ルス２′の位相関係に対し、パルス２′と立下りが
φ１とφ２の間にある時Ｑ出力４０８′は“０”
レベルとなり、φ２とφ３の間にある時、“１”
レベルとなる。また、第６図と同様なクロツク１
とパルス２′の位相関係すなわちクロツク１の立
上りとパルス２′の立下りとが一致した場合には、
先に第１図のTFFで説明した場合と同様なパル
ス２′とDFF出力１０２の位相不安定現象が発生
し、第１２図１０２に示すように、パルス２′の
くり返しごとにパルス３に対する位相関係が破線
ａの状態になつたり破線ｂの状態になつたりする
ようなDFF１０１のＱ出力が得られる。よつて
第１２図４０８′に示すように、第１０図の実施
例ではクロツク１とパルス２′の位相関係に対応
して第６図とは極性反転したDFF４０７Ｑ出力
が得られる。

したがつて、位相遅延回路４０２として、制御
電圧４１０が低くなればその遅延時間が増大し、
制御電圧４１０が高くなれば遅延時間が減少する
特性のものを用いれば、第１０図の構成で得られ
た位相検出パルス４０８′によりリセツトパルス
２′を常に第５図φ２の位相となるよう制御でき
る。よつてTFF４０１′のＱ出力３の発生位相は
第４図実施例の場合と同様に安定化される。

第１１図は第４図のTFF４０１にかえつて
TFF１１１とＪ−Ｋフリツプフロツプ（以下Ｊ
−KFFと略す）１１２とを用いた実施例である。
Ｊ−KFFのＫ端子を“１”レベルの電圧値を持
つ電源ライン１１３に接続する。この時Ｊ−
KFF１１２のＱ出力１１４は、Ｊ端子入力が
“１”レベルの状態でクロツク端子CKに入力され
るクロツクが立下ると“１”レベルになり、Ｊ端
子入力が“０”レベルの状態でクロツクが立下る
と“０”レベルになる。

TFF１１１はパルス２′の立下りでＱ出力１１
５が“１”レベルとなるが、１１５が“１”レベ
ルとなつた直後のクロツク１の立下りで、Ｊ−
KFF１１２のＱ出力１１４が“１”レベルとな
ると同時にリセツトされ、Ｑ出力１１５は“０”
レベルにもどる。したがつてこの次のクロツク１
の立下りにおいてＪ−KFFのＱ出力１１４は
“０”レベルにもどり、次のパルス２′の立下りで
TFF１１１が動作するまではＱ出力１１４は
“０”レベルを保つ。つまり第１２図１１４に示
す波形となる。

第１１図にて、DFF４０７のＤ入力は第４図
と同様なTFF４０３のＱ出力４０６とし、DFF
４０７のクロツクとしてＪ−KFFのＱ出力１１
４を用いれば、第１２図から明らかなようにこの
場合も第４図の実施例と同一波形特性の位相検出
パルス４０８が得られる。よつて、位相遅延回路
４０２として、制御電圧４１０が高くなればその
遅延時間が増大し、制御電圧４１０が低くなれば
遅延時間が減少する特性のものを用いれば、第１
１図の構成で得られた位相検出パルス４０８によ
り、第４図と同様に位相遅延回路４０２をコント
ロールでき、リセツトパルス２に対するＪ−
KFFのＱ出力１１４の発生位相を安定化するこ
とができる。

なお、以上説明した第４図、第１０図、第１１
図の構成にかぎらず、さらに他の構成たとえば第
４図、第１０図のTFF４０１にかえて、パルス
２′をＤ入力としパルス１の立下りで動作する
DFFを用いるあるいは第４図、第１１図のTFF
４０３にかえて第１１図のTFF１１１、Ｊ−
KFF１１２の回路を用いるなどの構成によつて
も本発明は実現可能である。

また、以上説明した実施例において、クロツク
１の立上りにパルス２′の立下りを一致させる
（第５図のφ２の位相とする）ようにパルス２′の
位相を自動制御し、しかしてクロツク１の立下り
で動作し、パルス２′を動作、非動作の制御信号
とするフリツプフロツプの出力パルスと、制御信
号パルス２′との位相関係を安定に保つように構
成した例を示したが、この実施例と同一のパルス
位相安定化効果を得るのにパルス２′の立下りは
必ずしもクロツク１の立上りに一致させる必要は
なく、原理的にはクロツク１の立下り位相以外は
どこの位相であつてもよい。たとえば第４図の実
施例において、インバータ４０４にかえて遅延時
間t₁（ただしt₁はクロツク１の１周期より小なる
時間値）をもつパルス遅延回路を用いれば、第５
図にてパルス２′の立下りをφ１の位相からt₁だ
け右方向にずれた位相となるように自動制御で
き、この場合でも第４図TFF４０１のＱ出力と
リセツトパルス２′との位相関係は安定化できる。

さらに、以上説明した実施例においては、位相
遅延回路４０２でパルス２を遅延させる例を示し
たが、位相遅延回路でクロツク１を遅延させるよ
うに構成しても本発明は実現可能である。また、
位相検出パルス発生回路もDFF４０７に限定さ
れるものではない。

第１３図には、第４図と同様な構成であるが、
位相遅延回路４０２をクロツク１の位相遅延に用
い、インバータ４０４のかわり固定遅延回路１３
１を用い、DFF４０７のかわりTFF１３２，１
３３、ＰチヤンネルMOSトランジスタ１３４、
ＮチヤンネルMOSトランジスタ１３５で構成さ
れる位相検出回路を用いた実施例を示す。

第１３図の実施例では、TFF４０１はクロツ
ク１′で、TFF４０３はクロツク１′をt₂だけ遅延
したクロツク１３６で動作し、またTFF４０１，
４０３とも、入力リセツトパルス２で直接動作制
御される、 第１４図に第１３図の各部動作波形を示す。パ
ルス２がφ₄からφ₃の間の位相をもつときTFF４
０３のＱ出力４０６、TFF４０１のＱ出力３が
それぞれ４０６−３、３−３の波形となり、パル
ス２がφ₃からφ₆の間の位相をもつとき出力４０
６，３がそれぞれ４０６−４，３−４の波形とな
ることは、第４図、第５図の説明から明らかであ
る。

ここで、TFF１３２にインバータ１３７を介
した出力３の極性反転パルスをクロツクとして入
力し、出力４０６をリセツトパルスとして入力す
る。またTFF１３３にインバータ１３８を介し
て出力４０６の極性反転パルスをクロツク、出力
３をリセツトパルスとして入力する。この時
TFF１３２の出力１３９，TFF１３３のＱ出
力１４０の波形は、それぞれ第１４図の１３９，
１４０の如くなる。

この結果、パルス２がφ₄からφ₅の間ではＰチ
ヤンネルMOSトランジスタ１３４が導通、Ｎチ
ヤンネルMOSトランジスタ１３５が非導通とな
るので、“１”レベルの電源ライン１１３から低
域ろ波器４０９に電流が流入し、出力電圧４１０
は“１”レベルに向けて上昇する。パルス２が
φ₅からφ₆の間では、トランジスタ１３４が非導
通、１３５が導通となり、低域ろ波器４０９から
“０”レベルの電源ライン１４１（図の例ではア
ース）に向けて電流が流出し、出力電圧４１０は
“０”レベルに向けて下降する。

ここで、位相遅延回路４０２に第７図の出力７
０６あるいは第９図の出力９０９を回路出力つま
りパルス１′出力とするものを用いれば、パルス
２がφ₄からφ₅の間にある時には、パルス１′（同
時に１３６）が第１４図で左側に移動し、φ₅か
らφ₆の間にある時には右側に移動することにな
り、φ₅の位相関係で位相が安定化される。した
がつて第１４図の実施例では、パルス２に対し
TFF４０３の出力パルス４０６の発生位相が安
定化される。

〔発明の効果〕

本発明によれば、クロツクと動作制御信号パル
スと位相関係を所望の関係に常に一定に保つよう
自動制御できるので、上記クロツクで動作し、上
記動作制御信号パルスで動作、非動作が制御され
るフリツプフロツプの出力信号の発生位相が上記
動作制御信号パルス位相に対しジヤンプするよう
な位相不安定現象が発生しない。

【図面の簡単な説明】

第１図はTFFを示すブロツク図、第２図は
TFFの各部動作波形図、第３図は公知従来例の
動作原理を説明するための動作波形図、第４，１
０，１１，１３図はそれぞれ本発明の実施例のブ
ロツク図、第５，６図は第４図の各部動作波形
図、第７，９図は第４図の位相遅延回路４０２の
具体的実施例の回路図、第８図は第７図の各部動
作波形図、第１２，１４図は第１０，１１，１３
図の実施例の各部動作波形図である。 １……クロツク、２′……動作制御パルス、３，
４０６，１０２，１１４……フリツプフロツプ出
力、４０８……位相検出出力、４０９……低域ろ
波器、４０２……位相遅延回路。

Claims (1)

【特許請求の範囲】
1. １ 第１のパルスの第１の位相で出力の論理レベ
   ルが切り替わる動作を持ちかつ第２のパルスで上
   記動作の実行、非実行が制御される第１のフリツ
   プフロツプと、第１のパルスの、第１の位相とは
   異なる第２の位相で出力の論理レベルが切り替わ
   る動作を持ちかつ第２のパルスで上記動作の実
   行、非実行が制御される第２のフリツプフロツプ
   と、該第１のフリツプフロツプの出力に対する該
   第２のフリツプフロツプの出力の発生位相が第１
   の関係にあるとき第１の電圧値の電圧を出力し、
   第２の関係にあるとき第２の電圧値の電圧を出力
   する位相検波手段と、該位相検波手段の出力を低
   域ろ波する低域ろ波手段と、制御電圧により第１
   のパルスあるいは第２のパルスの位相遅延量が可
   変である位相遅延手段とを具備し、上記低域ろ波
   手段の出力を上記位相遅延手段の制御電圧とする
   ことを特徴とするパルス発生装置。