JPH01126724A - プログラマブル集積回路 - Google Patents
プログラマブル集積回路Info
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- JPH01126724A JPH01126724A JP62286153A JP28615387A JPH01126724A JP H01126724 A JPH01126724 A JP H01126724A JP 62286153 A JP62286153 A JP 62286153A JP 28615387 A JP28615387 A JP 28615387A JP H01126724 A JPH01126724 A JP H01126724A
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- JP
- Japan
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- cell
- memory
- memory element
- integrated circuit
- programmable integrated
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- 230000006870 function Effects 0.000 claims abstract description 32
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000007664 blowing Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Read Only Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ユーザーが機能を定義することのできるプロ
グラマブル集積回路に関し、特に−時的になされるデパ
ック時の迅速な機能変更やリアルタイムな機能変更に対
応可能としたプログラマブル集積回路に関するものであ
る。
グラマブル集積回路に関し、特に−時的になされるデパ
ック時の迅速な機能変更やリアルタイムな機能変更に対
応可能としたプログラマブル集積回路に関するものであ
る。
［従来の技術］
従来より、ユーザーが手元でメモリセルに結線情報や論
理機能などを定義する情報を記憶させ、必要な回路機能
をプログラミングできるようにしたプログラマブル集積
回路が知られている。ここに含まれるメモリセルには、
ＥＰＲＯＭ（紫外線消去型プログラマブルリードオンリ
メモリ）やＥ２ＦＲＯＭ （電気的消去型プログラマブ
ルリードオンリメモリ）、ヒユーズＲＯＭなどの不揮発
性の記憶素子が使用されている。
理機能などを定義する情報を記憶させ、必要な回路機能
をプログラミングできるようにしたプログラマブル集積
回路が知られている。ここに含まれるメモリセルには、
ＥＰＲＯＭ（紫外線消去型プログラマブルリードオンリ
メモリ）やＥ２ＦＲＯＭ （電気的消去型プログラマブ
ルリードオンリメモリ）、ヒユーズＲＯＭなどの不揮発
性の記憶素子が使用されている。
［発明が解決しようとする問題点］
しかしながら、上記従来の技術におけるプログラマブル
集積回路では、メモリセルの記憶内容を書き換えたい場
合、まず最初に記憶内容を消去する必要があり、例えば
ＥＰＲＯＭであれば所定時間紫外線を照射し、Ｅ’ＦＲ
ＯＭであれば高電圧を印加しなければならない。これら
の紫外線照射や高電圧印加等では、特別な装置または回
路を必要とする。また、ヒユーズＲＯＭでは、−旦書き
込んだ記憶内容の消去は不可能で、記憶内容の変更には
新しいプログラマブル集積回路を用いて、新たな書き込
みを行わなければならない。このように、記憶内容の書
き換えには困難さが伴うという問題点があり、例えば、
エミュレーションによるデパック時のように頻繁にかつ
素早く機能変更を行いたい場合への対応や、リアルタイ
ムに機能を変更する必要のある装置への応用を難しくし
ていた。
集積回路では、メモリセルの記憶内容を書き換えたい場
合、まず最初に記憶内容を消去する必要があり、例えば
ＥＰＲＯＭであれば所定時間紫外線を照射し、Ｅ’ＦＲ
ＯＭであれば高電圧を印加しなければならない。これら
の紫外線照射や高電圧印加等では、特別な装置または回
路を必要とする。また、ヒユーズＲＯＭでは、−旦書き
込んだ記憶内容の消去は不可能で、記憶内容の変更には
新しいプログラマブル集積回路を用いて、新たな書き込
みを行わなければならない。このように、記憶内容の書
き換えには困難さが伴うという問題点があり、例えば、
エミュレーションによるデパック時のように頻繁にかつ
素早く機能変更を行いたい場合への対応や、リアルタイ
ムに機能を変更する必要のある装置への応用を難しくし
ていた。
本発明は、上記問題点を解決するために創案されたもの
で、−時的に行われるデパック時の機能変更やリアルタ
イムな機能変更に迅速に対応できるようにしたプログラ
マブル集積回路を提供することを目的とする。
で、−時的に行われるデパック時の機能変更やリアルタ
イムな機能変更に迅速に対応できるようにしたプログラ
マブル集積回路を提供することを目的とする。
［問題点を解決するための手段］
上記の目的を達成するための本発明のプログラマブル集
積回路の構成は、 メモリセルに情報を記憶し、そのメモリセルの記憶内容
により回路機能をプログラミングするプログラマブル集
積回路において、 上記メモリセルは電気的に書き換え容易な記憶素子と不
揮発性記憶素子とスイッチ手段とを含み、上記不揮発性
記憶素子はスイッチ手段を介して接離自在に上記書き換
え容易な記憶素子に接続されていることを特徴とする。
積回路の構成は、 メモリセルに情報を記憶し、そのメモリセルの記憶内容
により回路機能をプログラミングするプログラマブル集
積回路において、 上記メモリセルは電気的に書き換え容易な記憶素子と不
揮発性記憶素子とスイッチ手段とを含み、上記不揮発性
記憶素子はスイッチ手段を介して接離自在に上記書き換
え容易な記憶素子に接続されていることを特徴とする。
［作用］
本発明は、スイッチ手段で不揮発性記憶素子を切り離し
て、ＳＲＡＭ（スタティックランダムアクセスメモリ）
に代表される電気的に書き替え容易な記憶素子により機
能定義を可能とし、デパック等において迅速かつ一時的
な機能変更に対応可能にする。定常状態では、スイッチ
手段により不揮発性記憶素子を接続状態として、その不
揮発性記憶素子により機能定義を可能にする。
て、ＳＲＡＭ（スタティックランダムアクセスメモリ）
に代表される電気的に書き替え容易な記憶素子により機
能定義を可能とし、デパック等において迅速かつ一時的
な機能変更に対応可能にする。定常状態では、スイッチ
手段により不揮発性記憶素子を接続状態として、その不
揮発性記憶素子により機能定義を可能にする。
［実施例］
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の第１の実施例を示すメモリセルの回路
図である。本実施例は、書き換え容易な記憶素子として
ＳＲＡＭセルｌを用い、不揮発性記憶素子としてＥＰＲ
ＯＭセル２を用いる。ＥＰＲＯＭセル２の出力は、パス
トランジスタ３．４から成るスイッチ手段を介してＳＲ
ＡＭセル１に接続される。
図である。本実施例は、書き換え容易な記憶素子として
ＳＲＡＭセルｌを用い、不揮発性記憶素子としてＥＰＲ
ＯＭセル２を用いる。ＥＰＲＯＭセル２の出力は、パス
トランジスタ３．４から成るスイッチ手段を介してＳＲ
ＡＭセル１に接続される。
ＳＲＡＭセル１は、２つのインバータ１ａ、１ｂの一方
の入力を他方の出力へループ状に接続し、一方の接続点
■はＦＥＴ等で構成されるパストランジスタ１ｃを介し
て一方のビット線５へ接続され、他方の接点■は同じく
パストランジスタ１ｄを介して他方のビット線６へ接続
される。各トランジスタｌｃ、Ｉｄのオン／オフを制御
する制御端子はワード線７へ接続され、ワード線７がハ
イレベルになるとトランジスタｌｃ、Ｉｄがオンに制御
され、ビット線５．６から互いに相捕的なレベルを０，
０点に与えて、インバータｌａ、Ｉｂで構成される保持
回路にそのレベル状態を記憶させる。片方の接続点（例
えば０点）は、回路機能定義用トランジスタ８の制御端
子に接続されてそのオン／オフを制御することにより、
回路の結線や論理仕様をプログラミング可能にする。
の入力を他方の出力へループ状に接続し、一方の接続点
■はＦＥＴ等で構成されるパストランジスタ１ｃを介し
て一方のビット線５へ接続され、他方の接点■は同じく
パストランジスタ１ｄを介して他方のビット線６へ接続
される。各トランジスタｌｃ、Ｉｄのオン／オフを制御
する制御端子はワード線７へ接続され、ワード線７がハ
イレベルになるとトランジスタｌｃ、Ｉｄがオンに制御
され、ビット線５．６から互いに相捕的なレベルを０，
０点に与えて、インバータｌａ、Ｉｂで構成される保持
回路にそのレベル状態を記憶させる。片方の接続点（例
えば０点）は、回路機能定義用トランジスタ８の制御端
子に接続されてそのオン／オフを制御することにより、
回路の結線や論理仕様をプログラミング可能にする。
ＥＰＲＯＭセル２は１対の不揮発性スイッチ素子即ちフ
ローティングゲート付きの２つのメモリトランジスタ２
ａ、２ｂから成り、それぞれの出力側はパストランジス
タ２ｃ、２ｄを介して書き込み用高電圧ＶｐＩ）に接続
される。このパストランジスタ２ｃ、２ｄのいずれか一
方が、制御端子にハイレベルが入力されることにより導
通して、書き込みが行われる。ここで、ＥＰＲＯＭセル
２は、Ｂ”ＦＲＯＭセルに替えても略同様に構成される
。
ローティングゲート付きの２つのメモリトランジスタ２
ａ、２ｂから成り、それぞれの出力側はパストランジス
タ２ｃ、２ｄを介して書き込み用高電圧ＶｐＩ）に接続
される。このパストランジスタ２ｃ、２ｄのいずれか一
方が、制御端子にハイレベルが入力されることにより導
通して、書き込みが行われる。ここで、ＥＰＲＯＭセル
２は、Ｂ”ＦＲＯＭセルに替えても略同様に構成される
。
メモリトランジスタ２ａの出力はパストランジスタ３を
介してＳＲＡＭセル１のａ点に接続され、メモリトラン
ジスタ２ｂの出力はパストランジスタ４を介してｂ点に
接続される。パストランジスタ３．４の制御端子および
メモリトランジスタ２ａ、２ｂの制御端子は、ＥＰＲＯ
Ｍ／ＳＲＡＭ切換信号線９に接続され、ローレベルが与
えられるとパストランジスタ３．４がオフに制御され、
メモリセルはＳＲＡＭとして作動し、ハイレベルが与え
られるとパストランジスタ３．４がオンに制御され、Ｅ
Ｐｒ（０Ｍセル２の出力が電源投入時にＳＲＡＭセルＩ
にセットされてＥＰＲＯＭとして作動する。もちろん、
ＥＰＲＯＭセル２へ書き込みを行う際の切換信号線９に
は、ローレベルが与えられ、パストランジスタ３．４は
オフに制御される。
介してＳＲＡＭセル１のａ点に接続され、メモリトラン
ジスタ２ｂの出力はパストランジスタ４を介してｂ点に
接続される。パストランジスタ３．４の制御端子および
メモリトランジスタ２ａ、２ｂの制御端子は、ＥＰＲＯ
Ｍ／ＳＲＡＭ切換信号線９に接続され、ローレベルが与
えられるとパストランジスタ３．４がオフに制御され、
メモリセルはＳＲＡＭとして作動し、ハイレベルが与え
られるとパストランジスタ３．４がオンに制御され、Ｅ
Ｐｒ（０Ｍセル２の出力が電源投入時にＳＲＡＭセルＩ
にセットされてＥＰＲＯＭとして作動する。もちろん、
ＥＰＲＯＭセル２へ書き込みを行う際の切換信号線９に
は、ローレベルが与えられ、パストランジスタ３．４は
オフに制御される。
以上の構成の第１の実施例の作用を述べる。ＳＲＡＭセ
ル１は、電源を切れば記憶内容が消去されてしまうが、
ワード線７とビット線５．６により特別な高電圧等を必
要とせずに迅速に書き込みや書き換えが可能であり、書
き込み前の消去も必要としない利点がある。これに対し
、ＥＰＲＯＭセル２は電源を切っても記憶内容は保持さ
れるものの、書き込みには高電圧を発生するなどの特別
な書き込み回路が必要であり、書き換え前には一旦電源
を切って取り外し、紫外線を所定時間照射して消去を行
わなければならない。このためＳＲＡＭセル１は、それ
を使用している装置の電源を切ることなく、短時間の操
作で記憶内容を変更することができるが、ＥＰＲＯＭセ
ル２では対応ができない。
ル１は、電源を切れば記憶内容が消去されてしまうが、
ワード線７とビット線５．６により特別な高電圧等を必
要とせずに迅速に書き込みや書き換えが可能であり、書
き込み前の消去も必要としない利点がある。これに対し
、ＥＰＲＯＭセル２は電源を切っても記憶内容は保持さ
れるものの、書き込みには高電圧を発生するなどの特別
な書き込み回路が必要であり、書き換え前には一旦電源
を切って取り外し、紫外線を所定時間照射して消去を行
わなければならない。このためＳＲＡＭセル１は、それ
を使用している装置の電源を切ることなく、短時間の操
作で記憶内容を変更することができるが、ＥＰＲＯＭセ
ル２では対応ができない。
本実施例ではメモリセルをＳＲＡＭセルｌとＥＰＲＯＭ
セル２とで切り換え可能に構成し、エミュレーションに
よるデパック時において頻繁に発生する機能変更や装置
運転開始後にリアルタイムで行う機能変更などにはＳＲ
ＡＭセルｌで対応し、デパックが完了し機能が確定した
後または装置の立ち上げ時にはＥＰＲＯＭセル２を使用
して電源のオン／オフ等に対し記憶内容を保護する。
セル２とで切り換え可能に構成し、エミュレーションに
よるデパック時において頻繁に発生する機能変更や装置
運転開始後にリアルタイムで行う機能変更などにはＳＲ
ＡＭセルｌで対応し、デパックが完了し機能が確定した
後または装置の立ち上げ時にはＥＰＲＯＭセル２を使用
して電源のオン／オフ等に対し記憶内容を保護する。
第２図は本発明の第２の実施例を示すメモリセルの回路
図である。本実施例は、書き換え容易な記憶素子として
ＳＲＡＭセルｌを用い、不揮発性記憶素子としてヒユー
ズＲＯＭセル１０を用いる。
図である。本実施例は、書き換え容易な記憶素子として
ＳＲＡＭセルｌを用い、不揮発性記憶素子としてヒユー
ズＲＯＭセル１０を用いる。
ヒユーズＲＯＭセル１０の出力は、パストランジスタ３
，４から成るスイッチ手段を介してＳＲＡＭセル１に接
続される。図から明らかなように第２の実施例は、第１
の実施例におけるＥＰＲＯＭセル２をヒユーズＲＯＭセ
ルに替えたものであり、ＳＲＡＭセル１とパストランジ
スタ３．４の構成は同様である。
，４から成るスイッチ手段を介してＳＲＡＭセル１に接
続される。図から明らかなように第２の実施例は、第１
の実施例におけるＥＰＲＯＭセル２をヒユーズＲＯＭセ
ルに替えたものであり、ＳＲＡＭセル１とパストランジ
スタ３．４の構成は同様である。
ヒユーズＲＯＭセルＩＯは１対のヒユーズ素子１０ａ、
１０ｂを備え、それぞれの出力側はパストランジスタＩ
Ｏｃ、１０ｄを介してヒユーズ溶断用電源■ｐｐ′に接
続される。このパストランジスタ１０ｃ、１０ｄのいず
れか一方が、制御入力端子の一方に相補的にハイレベル
が入力されることにより導通して、ヒユーズ素子１０ａ
または１０ｂが溶断されて書き込みが行われる。
１０ｂを備え、それぞれの出力側はパストランジスタＩ
Ｏｃ、１０ｄを介してヒユーズ溶断用電源■ｐｐ′に接
続される。このパストランジスタ１０ｃ、１０ｄのいず
れか一方が、制御入力端子の一方に相補的にハイレベル
が入力されることにより導通して、ヒユーズ素子１０ａ
または１０ｂが溶断されて書き込みが行われる。
上記構成の第２の実施例における作用は第１の実施例と
略同様である。本実施例におけるヒユーズＲＯＭは、ヒ
ユーズ溶断という不可逆効果を使っているため、書き込
みは一度しかできないが、経済性、信頼性に優れている
。そこで、機能が確定するまでＳＲＡＭセルｌを使用し
、機能確定後ヒユーズＲＯＭに書き込みを行う。機能確
定後も一時的なリアルタイムの機能変更にはＳＲＡＭセ
ルｌで対処することができる。
略同様である。本実施例におけるヒユーズＲＯＭは、ヒ
ユーズ溶断という不可逆効果を使っているため、書き込
みは一度しかできないが、経済性、信頼性に優れている
。そこで、機能が確定するまでＳＲＡＭセルｌを使用し
、機能確定後ヒユーズＲＯＭに書き込みを行う。機能確
定後も一時的なリアルタイムの機能変更にはＳＲＡＭセ
ルｌで対処することができる。
第３図は本発明の第３の実施例を示すメモリセルの回路
図である。本実施例は、書き換え容易な記憶素子として
Ｅ’ＦＲＯＭセル１１を使用し、不揮発性記憶素子とし
てＥＰＲＯＭセル２を使用する。図から明らかなように
第３の実施例は、第１の実施例におけるＳＲＡＭセル１
を、インバータＩｌａ、ｌｌｂのループから成る保持回
路を含むＥ”ＦＲＯＭセルに替えたものであり、ＥＰＲ
ＯＭセル２とパストランジスタ３．４の構成は、同様で
ある。
図である。本実施例は、書き換え容易な記憶素子として
Ｅ’ＦＲＯＭセル１１を使用し、不揮発性記憶素子とし
てＥＰＲＯＭセル２を使用する。図から明らかなように
第３の実施例は、第１の実施例におけるＳＲＡＭセル１
を、インバータＩｌａ、ｌｌｂのループから成る保持回
路を含むＥ”ＦＲＯＭセルに替えたものであり、ＥＰＲ
ＯＭセル２とパストランジスタ３．４の構成は、同様で
ある。
Ｅ”ＦＲＯＭセル１１は、トンネル効果を利用して書き
込みが行われる１対のメモリトランジスタｌｌｃ、Ｉｌ
ｄを有し、それぞれパストランジスタｌｌｅ、ｌｌｆを
介して前述の保持回路の接続点ａ′またはｂ′に接続さ
れて成る。パストランジスタ１１ｅ、１１ｆの制御端子
はり一ド／ライト切換信号線１２に接続され、書き込み
時にはローレベルが与えられてパストランジスタ１１ｅ
。
込みが行われる１対のメモリトランジスタｌｌｃ、Ｉｌ
ｄを有し、それぞれパストランジスタｌｌｅ、ｌｌｆを
介して前述の保持回路の接続点ａ′またはｂ′に接続さ
れて成る。パストランジスタ１１ｅ、１１ｆの制御端子
はり一ド／ライト切換信号線１２に接続され、書き込み
時にはローレベルが与えられてパストランジスタ１１ｅ
。
１１ｆはオフに制御される。一方、通常の使用時にはハ
イレベルが与えられオンに制御されて、インバータＩｌ
ａ、Ｉｌｂから成る保持回路がセットされる。保持回路
の出力は回路機能定義用トランジスタ８に接続される。
イレベルが与えられオンに制御されて、インバータＩｌ
ａ、Ｉｌｂから成る保持回路がセットされる。保持回路
の出力は回路機能定義用トランジスタ８に接続される。
書き込みはメモリトランジスタｌｌｅ、Ｉｆｆの制御端
子（コントロールゲート）に高電圧を与えドレインにＯ
Ｖを与えて行う。消去はその逆に電圧を与えて行われる
。
子（コントロールゲート）に高電圧を与えドレインにＯ
Ｖを与えて行う。消去はその逆に電圧を与えて行われる
。
この実施例ではＥＰＲＯＭよりも相対的に書き込み容易
な素子として、Ｅ２ＦＲＯＭが用いられているだけで、
第１の実施例と同様に作用する。
な素子として、Ｅ２ＦＲＯＭが用いられているだけで、
第１の実施例と同様に作用する。
また、ＥＰＲＯＭセル２はヒユーズＲＯＭセルを使用し
ても良い。
ても良い。
なお、書き換え容易な記憶素子および不揮発性記憶素子
、スイッチ手段とも上記実施例に限るものではなく、そ
の機能を満たす種々の素子が使用できることは当然であ
る。例えば、不揮発性記憶素子には接合破壊型ＲＯＭも
ある。このように、本発明は、その主旨に沿って種々に
応用され、実施態様を取り得るものである。
、スイッチ手段とも上記実施例に限るものではなく、そ
の機能を満たす種々の素子が使用できることは当然であ
る。例えば、不揮発性記憶素子には接合破壊型ＲＯＭも
ある。このように、本発明は、その主旨に沿って種々に
応用され、実施態様を取り得るものである。
［発明の効果］
以上の説明で明らかなように、本発明のプログラマブル
集積回路によれば、以下のような効果を奏する。
集積回路によれば、以下のような効果を奏する。
（１）エミュレーションによるデパック時に修正等のた
め頻繁に発生する書き換えに素早く対応して能率を上げ
ることができる。
め頻繁に発生する書き換えに素早く対応して能率を上げ
ることができる。
（２）リアルタイムに一時的に機能を変更する必要のあ
る装置に応用可能になり、その機能の変更を迅速に行う
ことができる。
る装置に応用可能になり、その機能の変更を迅速に行う
ことができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示すメモリセルの回路
図、第２図は本発明の第２の実施例を示すメモリセルの
回路図、第３図は本発明の第３の実施例を示すメモリセ
ル回路図である。 ■・・・ＳＲＡＭセル（書き換え容易な記憶素子）、２
・・・ＥＰＲＯＭセル（不揮発性記憶素子）、３．４・
・・パストランジスタ（スイッチ手段）。
図、第２図は本発明の第２の実施例を示すメモリセルの
回路図、第３図は本発明の第３の実施例を示すメモリセ
ル回路図である。 ■・・・ＳＲＡＭセル（書き換え容易な記憶素子）、２
・・・ＥＰＲＯＭセル（不揮発性記憶素子）、３．４・
・・パストランジスタ（スイッチ手段）。
Claims (1)
- 【特許請求の範囲】 メモリセルに情報を記憶し、そのメモリセルの記憶内
容により回路機能をプログラミングするプログラマブル
集積回路において、 上記メモリセルは電気的に書き換え容易な記憶素子と不
揮発性記憶素子とスイッチ手段とを含み、上記不揮発性
記憶素子はスイッチ手段を介して接離自在に上記書き換
え容易な記憶素子に接続されていることを特徴とするプ
ログラマブル集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286153A JPH01126724A (ja) | 1987-11-12 | 1987-11-12 | プログラマブル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286153A JPH01126724A (ja) | 1987-11-12 | 1987-11-12 | プログラマブル集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01126724A true JPH01126724A (ja) | 1989-05-18 |
| JPH0511806B2 JPH0511806B2 (ja) | 1993-02-16 |
Family
ID=17700623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286153A Granted JPH01126724A (ja) | 1987-11-12 | 1987-11-12 | プログラマブル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01126724A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391319A (ja) * | 1989-09-04 | 1991-04-16 | Toshiba Corp | プログラマブル型論理装置 |
| JPH04183114A (ja) * | 1990-11-19 | 1992-06-30 | Kawasaki Steel Corp | 半導体集積回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882555B2 (en) * | 2003-06-18 | 2005-04-19 | Lattice Semiconductor Corporation | Bi-directional buffering for memory data lines |
-
1987
- 1987-11-12 JP JP62286153A patent/JPH01126724A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391319A (ja) * | 1989-09-04 | 1991-04-16 | Toshiba Corp | プログラマブル型論理装置 |
| JPH04183114A (ja) * | 1990-11-19 | 1992-06-30 | Kawasaki Steel Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0511806B2 (ja) | 1993-02-16 |
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