JPH0131313B2 - - Google Patents
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- Publication number
- JPH0131313B2 JPH0131313B2 JP56012506A JP1250681A JPH0131313B2 JP H0131313 B2 JPH0131313 B2 JP H0131313B2 JP 56012506 A JP56012506 A JP 56012506A JP 1250681 A JP1250681 A JP 1250681A JP H0131313 B2 JPH0131313 B2 JP H0131313B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- gate
- terminal
- state
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Storage Device Security (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は電気的に消去及び再書き込み可能な半
導体記憶装置にかかり、特に誤書き込み及び誤消
去を防止するための機能を有する半導体記憶装置
に関する。
導体記憶装置にかかり、特に誤書き込み及び誤消
去を防止するための機能を有する半導体記憶装置
に関する。
従来、半導体記憶装置、例えばプログラマブル
リードオンリー記憶装置（PROM）には、紫外
線消去型（UVEPROM）や電気消去型
（EEPROM）などがあるが、UVEPROMは消去
の際全bitが同時に消去されてしまい、さらに消
去にはある程度時間がかかる。又、消去、書き込
み時には、装置を止める必要がある。さらに別に
用意された消去器と書き込み器とを使用せねばな
らず、コスト、時間ともむだなことが多い。他
方、EEPROMでは電気的に書き込み消去が可能
な為、装置に組み込まれたままで書き込み消去が
比較的簡単に行なわれる。しかし、このために便
利さとは逆に、わずかな誤操作で該PROMに含
まれていた情報に別の情報が書き込まれたり、ま
た部分的あるいは全体の情報が失なわれるという
危険性を有している。
リードオンリー記憶装置（PROM）には、紫外
線消去型（UVEPROM）や電気消去型
（EEPROM）などがあるが、UVEPROMは消去
の際全bitが同時に消去されてしまい、さらに消
去にはある程度時間がかかる。又、消去、書き込
み時には、装置を止める必要がある。さらに別に
用意された消去器と書き込み器とを使用せねばな
らず、コスト、時間ともむだなことが多い。他
方、EEPROMでは電気的に書き込み消去が可能
な為、装置に組み込まれたままで書き込み消去が
比較的簡単に行なわれる。しかし、このために便
利さとは逆に、わずかな誤操作で該PROMに含
まれていた情報に別の情報が書き込まれたり、ま
た部分的あるいは全体の情報が失なわれるという
危険性を有している。
本発明はこの上記せる欠点を除去した、誤書き
込み及び誤消去を防止できる半導体記憶装置を提
供することを目的とする。
込み及び誤消去を防止できる半導体記憶装置を提
供することを目的とする。
本発明の特徴は、電気的に消去及び再書き込み
可能な半導体記憶装置において、消去及び再書き
込みの機能を無効にすることによつてこの半導体
記憶装置を消去及び再書き込みの不可能なリード
オンリー記憶装置に変換できる半導体記憶装置に
ある。また本発明の他の特徴は、電気的に消去及
び再書き込みの可能な半導体記憶装置の、この消
去及び再書き込みの機能を無効にして、この半導
体記憶装置を消去及び再書き込みの不可能なリー
ドオンリー記憶装置に変換する方法にある。
可能な半導体記憶装置において、消去及び再書き
込みの機能を無効にすることによつてこの半導体
記憶装置を消去及び再書き込みの不可能なリード
オンリー記憶装置に変換できる半導体記憶装置に
ある。また本発明の他の特徴は、電気的に消去及
び再書き込みの可能な半導体記憶装置の、この消
去及び再書き込みの機能を無効にして、この半導
体記憶装置を消去及び再書き込みの不可能なリー
ドオンリー記憶装置に変換する方法にある。
本発明によれば、例えば従来プログラム開発用
と製品用とに別の半導体記憶装置を使い分けてい
たのが一種類で済ませられるため、コストを下げ
ることが出来、また従来のEEPROMを製品に用
いたために誤消去などによつて不良が発生してい
たものを防ぐことが出来る。
と製品用とに別の半導体記憶装置を使い分けてい
たのが一種類で済ませられるため、コストを下げ
ることが出来、また従来のEEPROMを製品に用
いたために誤消去などによつて不良が発生してい
たものを防ぐことが出来る。
次に本発明の実施例（以下全てＮ−ch）につ
いて図面を参照して説明する。第１図は、ゲート
３とドレイン２、ソース１、それにフローテイン
グゲート４からなつている、Nch−PROMを示
す。初期状態又は消去後はフローテイングゲート
４は接地状態にある。この時ゲート３に高レベル
を印加するとソース１とドレイン２は導通状態に
なる。ここでゲート３とドレイン２もしくはソー
ス１に正の高電圧を一定時間印加するとフローテ
イングゲート４に電子が入り込む。ここでゲート
３に高レベルを印加しても、ソース１とドレイン
２は導通しない。この状態をデータが書き込まれ
た状態“１”とすれば、前者は“０”となる。こ
こまでの動作は、UVEPROM、EEPROMとも
に同じと考えてよい。EEPROMの消去は、ゲー
ト３に負の高電圧さらにソース１もしくはドレイ
ン２に正の高電圧を一定時間印加するとフローテ
イングゲート４に正孔が入り込み、実質的にフロ
ーテイングゲート４は初期状態又は消去後の接地
状態と同じになり、ゲート３に高レベルを印加す
るとソース１とドレイン２は再び導通状態とな
る。
いて図面を参照して説明する。第１図は、ゲート
３とドレイン２、ソース１、それにフローテイン
グゲート４からなつている、Nch−PROMを示
す。初期状態又は消去後はフローテイングゲート
４は接地状態にある。この時ゲート３に高レベル
を印加するとソース１とドレイン２は導通状態に
なる。ここでゲート３とドレイン２もしくはソー
ス１に正の高電圧を一定時間印加するとフローテ
イングゲート４に電子が入り込む。ここでゲート
３に高レベルを印加しても、ソース１とドレイン
２は導通しない。この状態をデータが書き込まれ
た状態“１”とすれば、前者は“０”となる。こ
こまでの動作は、UVEPROM、EEPROMとも
に同じと考えてよい。EEPROMの消去は、ゲー
ト３に負の高電圧さらにソース１もしくはドレイ
ン２に正の高電圧を一定時間印加するとフローテ
イングゲート４に正孔が入り込み、実質的にフロ
ーテイングゲート４は初期状態又は消去後の接地
状態と同じになり、ゲート３に高レベルを印加す
るとソース１とドレイン２は再び導通状態とな
る。
第２図は、本発明の一実施例の半導体記憶装置
の部分回路図である。電源端子５より高レベルを
加える事により、ヒユーズ８、抵抗９を通してス
イツチ１０のゲート１２に高レベルが印加されス
イツチ１０が導通する。その時、抵抗１１を通し
て電源６より電流が流れ、端子１３は低レベルに
なる。そして、これによりスイツチ１５は導通し
スイツチ１４が遮断され、電源６からの電圧の印
加は禁止される。そのため、端子１６から記憶素
子、例えばEEPROMセル（図示せず）のゲー
ト、ソースもしくはドレインに加えられる正の高
電圧もしくは負の高電圧は、そのまま端子１７に
出力されることになり、この記憶装置は通常の
EEPROMとして何回でも書き込み、消去ができ
る。次に、電源端子５に高電圧を印加してヒユー
ズ８に過電流を流すと、ヒユーズ８は溶断しスイ
ツチ１０のゲート１２には低レベルが印加されつ
づけるようになる。そのため、端子１３は高レベ
ルになりスイツチ１５は遮断されスイツチ１４は
導通する。したがつて、端子１６から加えられる
電圧は、スイツチ１５において負の高電圧に対し
ても正の高電圧に対しても遮断される。よつて端
子１７からEEPROMセル（図示せず）のゲー
ト、ソースもしくはドレインに加えられる電圧
は、電源６より通常の読出し電圧のみが加えら
れ、読出し状態に固定される。このように、上記
の回路を接続することにによりEEPROM内の記
憶素子の情報は、書き込み、消去の操作が行なわ
れても実際はそれ以前の情報がそのまま保持され
る。
の部分回路図である。電源端子５より高レベルを
加える事により、ヒユーズ８、抵抗９を通してス
イツチ１０のゲート１２に高レベルが印加されス
イツチ１０が導通する。その時、抵抗１１を通し
て電源６より電流が流れ、端子１３は低レベルに
なる。そして、これによりスイツチ１５は導通し
スイツチ１４が遮断され、電源６からの電圧の印
加は禁止される。そのため、端子１６から記憶素
子、例えばEEPROMセル（図示せず）のゲー
ト、ソースもしくはドレインに加えられる正の高
電圧もしくは負の高電圧は、そのまま端子１７に
出力されることになり、この記憶装置は通常の
EEPROMとして何回でも書き込み、消去ができ
る。次に、電源端子５に高電圧を印加してヒユー
ズ８に過電流を流すと、ヒユーズ８は溶断しスイ
ツチ１０のゲート１２には低レベルが印加されつ
づけるようになる。そのため、端子１３は高レベ
ルになりスイツチ１５は遮断されスイツチ１４は
導通する。したがつて、端子１６から加えられる
電圧は、スイツチ１５において負の高電圧に対し
ても正の高電圧に対しても遮断される。よつて端
子１７からEEPROMセル（図示せず）のゲー
ト、ソースもしくはドレインに加えられる電圧
は、電源６より通常の読出し電圧のみが加えら
れ、読出し状態に固定される。このように、上記
の回路を接続することにによりEEPROM内の記
憶素子の情報は、書き込み、消去の操作が行なわ
れても実際はそれ以前の情報がそのまま保持され
る。
第３図は、本発明の他の実施例である。スイツ
チ２７、スイツチ２８は、第２図と同じ動作をす
る。抵抗１９、コンデンサー２４は遅延回路を構
成する。第３図では、第２図のヒユーズ８の代り
にEEPROM又はUVEPROM記憶素子を使うも
のである。動作は、フローテイングゲート２２に
書き込まれた状態ではスイツチ２８は遮断状態と
なり、スイツチ２７は導通する。特に第３図の例
によれば、フローテイングゲート２８は
UVEPROMならば書き込みだけに有効であり、
消去に対しては無効である。
チ２７、スイツチ２８は、第２図と同じ動作をす
る。抵抗１９、コンデンサー２４は遅延回路を構
成する。第３図では、第２図のヒユーズ８の代り
にEEPROM又はUVEPROM記憶素子を使うも
のである。動作は、フローテイングゲート２２に
書き込まれた状態ではスイツチ２８は遮断状態と
なり、スイツチ２７は導通する。特に第３図の例
によれば、フローテイングゲート２８は
UVEPROMならば書き込みだけに有効であり、
消去に対しては無効である。
第１図はEEPROM又はUVEPROMの記憶素
子の概略図、第２図は本発明の一実施例の部分回
路図、第３図は本発明の他の実施例の部分回路図
である。 なお図において、１……ソース、２……ドレイ
ン、３……ゲート、４……フローテイングゲー
ト、５……電源端子、６……電源、７……電源、
８……ヒユーズ、９……抵抗、１０……スイツ
チ、１１……抵抗、１２……ゲート、１３……端
子、１４……スイツチ、１５……スイツチ、１６
……端子、１７……端子、１８……抵抗、１９…
…抵抗、２０……端子、２１……ゲート、２２…
…フローテイングゲート、２３……ドレイン、２
４……コンデンサー、２５……端子、２６……イ
ンバーター、２７……スイツチ、２８……スイツ
チ、２９……端子、３０……電源、３１……端
子、である。
子の概略図、第２図は本発明の一実施例の部分回
路図、第３図は本発明の他の実施例の部分回路図
である。 なお図において、１……ソース、２……ドレイ
ン、３……ゲート、４……フローテイングゲー
ト、５……電源端子、６……電源、７……電源、
８……ヒユーズ、９……抵抗、１０……スイツ
チ、１１……抵抗、１２……ゲート、１３……端
子、１４……スイツチ、１５……スイツチ、１６
……端子、１７……端子、１８……抵抗、１９…
…抵抗、２０……端子、２１……ゲート、２２…
…フローテイングゲート、２３……ドレイン、２
４……コンデンサー、２５……端子、２６……イ
ンバーター、２７……スイツチ、２８……スイツ
チ、２９……端子、３０……電源、３１……端
子、である。
Claims (1)
- １ PROMセルと、該PROMへの書込み電圧を
印加する第１のスイツチと、読み出し電圧を印加
する第２のスイツチと、状態設定手段と、該状態
設定手段が第１の状態のときには、前記第１のス
イツチを導通状態、前記第２のスイツチを非導通
状態として前記PROMセルへの書込み電圧の印
加を可能とし、前記状態設定手段が第２の状態の
ときには、第１のスイツチを非導通状態、第２の
スイツチを導通状態として、前記PROMセルに
読出し電圧のみを印加する制御手段とを有するこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250681A JPS57128068A (en) | 1981-01-30 | 1981-01-30 | Semiconductor memory storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250681A JPS57128068A (en) | 1981-01-30 | 1981-01-30 | Semiconductor memory storage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57128068A JPS57128068A (en) | 1982-08-09 |
| JPH0131313B2 true JPH0131313B2 (ja) | 1989-06-26 |
Family
ID=11807229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1250681A Granted JPS57128068A (en) | 1981-01-30 | 1981-01-30 | Semiconductor memory storage |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57128068A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157099A (ja) * | 1984-08-28 | 1986-03-22 | Matsushita Electric Ind Co Ltd | Ｅｐｒｏｍ書き込み禁止回路 |
| JPS61140000A (ja) * | 1984-12-10 | 1986-06-27 | Nec Corp | プログラマブル読出し専用メモリ |
| JPH0734313B2 (ja) * | 1985-08-09 | 1995-04-12 | 株式会社日立製作所 | Ｉｃメモリ装置 |
| JPS6356749A (ja) * | 1986-08-27 | 1988-03-11 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| JP2590172B2 (ja) * | 1988-01-13 | 1997-03-12 | 富士通株式会社 | シングルチップマイクロコンピュータ |
| US6912868B2 (en) | 2002-11-19 | 2005-07-05 | Hoshizaki Electric Co., Ltd. | Auger type ice-making machine |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538624A (en) * | 1978-09-05 | 1980-03-18 | Sanyo Electric Co Ltd | Nonvolatile semiconductor memory device |
-
1981
- 1981-01-30 JP JP1250681A patent/JPS57128068A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57128068A (en) | 1982-08-09 |
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