JPH01126828A - ２値−４値変換回路 - Google Patents
２値−４値変換回路Info
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- JPH01126828A JPH01126828A JP62286010A JP28601087A JPH01126828A JP H01126828 A JPH01126828 A JP H01126828A JP 62286010 A JP62286010 A JP 62286010A JP 28601087 A JP28601087 A JP 28601087A JP H01126828 A JPH01126828 A JP H01126828A
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- JP
- Japan
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- terminal
- binary
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路（ＩＣ）より出力して、外部装置を制
御するための出力ポートに使用される２値−４値変換回
路に関するものである。
御するための出力ポートに使用される２値−４値変換回
路に関するものである。
従来の技術
近年、ＩＣより出力して、外部装置を制御するための出
力ポートに２値信号より効率のよい３値信号あるいは４
値信号が用いられるようになってきている。４値信号を
用いることにより、出力のためのピン数、配線数を減ら
すことができる。
力ポートに２値信号より効率のよい３値信号あるいは４
値信号が用いられるようになってきている。４値信号を
用いることにより、出力のためのピン数、配線数を減ら
すことができる。
ＩＣ内部では２値で処理を行うので、処理結果を出力す
るときに２値−４値変換を行わなければならない。
るときに２値−４値変換を行わなければならない。
従来の２値−４値変換回路は、トランジスタ（又はＦＥ
Ｔ）、抵抗等を用いて４値レベルをつくったり、Ｄ−Ａ
変換器を用いたりしていた。
Ｔ）、抵抗等を用いて４値レベルをつくったり、Ｄ−Ａ
変換器を用いたりしていた。
発明が解決しようとする問題点
２値−４値変換するためにＤ−Ａ変換器や複雑な変換回
路が必要となり、ＩＣとしてチップサイズが大きくなる
要因となっていた。
路が必要となり、ＩＣとしてチップサイズが大きくなる
要因となっていた。
また、２値−４値変換回路の出力レベルも電源電圧のフ
ルレンジにわたって出力するのは困難であった。
ルレンジにわたって出力するのは困難であった。
本発明は上記問題点に鑑み、２値−４値変換回路を簡単
な回路構成で実現し、ＩＣの外付回路が必用でないと共
に、２値−４値変換出力が電源電圧のフルレンジにわた
って出力できる２値−４値変換回路を提供するものであ
る。
な回路構成で実現し、ＩＣの外付回路が必用でないと共
に、２値−４値変換出力が電源電圧のフルレンジにわた
って出力できる２値−４値変換回路を提供するものであ
る。
問題点を解決するための手段
上記問題点を解決するために本発明の２値−４値変換回
路は、２つの２値信号が入力される２−４デコード回路
と、電源間に相補型に直列接続されたＰチャンネルＦＥ
ＴとＮチャンネルＦＥＴと、電源間の異なる２つの電位
を出力する電圧源と、前記電圧源の第１の出力端子が入
力端子に接続され、前記２−４デコード回路の第２の出
力端子が出力イネーブル端子に接続され、ボルテージフ
ォロワ接続された出力制御可能な第１の演算増幅器と、
前記電圧源の第２の出力端子が入力端子に接続され、前
記２−４デコード回路の第３の出力端子が出力イネーブ
ル端子に接続され、ボルテージフォロワ接続された出力
制御可能な第２の演算増幅器と、前記２−４デコード回
路の第１、第４の出力端子をそれぞれ前記Ｐチャンネル
ＦＥＴのゲート電極と前記ＮチャンネルＦＥＴのゲート
電極に接続し、前記両ＦＥＴの接続点と前記第１、第２
の演算増幅器の出力端子とを接続し、その接続点より出
力を発生することを特徴とするものである。
路は、２つの２値信号が入力される２−４デコード回路
と、電源間に相補型に直列接続されたＰチャンネルＦＥ
ＴとＮチャンネルＦＥＴと、電源間の異なる２つの電位
を出力する電圧源と、前記電圧源の第１の出力端子が入
力端子に接続され、前記２−４デコード回路の第２の出
力端子が出力イネーブル端子に接続され、ボルテージフ
ォロワ接続された出力制御可能な第１の演算増幅器と、
前記電圧源の第２の出力端子が入力端子に接続され、前
記２−４デコード回路の第３の出力端子が出力イネーブ
ル端子に接続され、ボルテージフォロワ接続された出力
制御可能な第２の演算増幅器と、前記２−４デコード回
路の第１、第４の出力端子をそれぞれ前記Ｐチャンネル
ＦＥＴのゲート電極と前記ＮチャンネルＦＥＴのゲート
電極に接続し、前記両ＦＥＴの接続点と前記第１、第２
の演算増幅器の出力端子とを接続し、その接続点より出
力を発生することを特徴とするものである。
作用
本発明は上記した構成によって、２値−４値変換回路の
°Ｌ′、 ′Ｈ°出力は相補型に接続されたＰチャンネ
ル、ＮチャンネルＦＥＴより出力し、第１、第２の中間
電位“Ｍｌ”、′Ｍ２゛は電圧源の出力をボルテージフ
ォロワ構成の演算増幅器を介して出力するようにしてい
るので、電源電圧のフルレンジにわたって２値−４値変
換出力を出力する２値−４値変換回路を構成できる。
°Ｌ′、 ′Ｈ°出力は相補型に接続されたＰチャンネ
ル、ＮチャンネルＦＥＴより出力し、第１、第２の中間
電位“Ｍｌ”、′Ｍ２゛は電圧源の出力をボルテージフ
ォロワ構成の演算増幅器を介して出力するようにしてい
るので、電源電圧のフルレンジにわたって２値−４値変
換出力を出力する２値−４値変換回路を構成できる。
実施例
以下、本発明の一実施例の２値−４値変換回路について
図面を参照しながら説明する。
図面を参照しながら説明する。
第１図は本発明の一実施例を示した回路構成図であり、
１は第１の２値信号（Ｄｏ）が入力される入力端子であ
り、２は第２の２値信号（Ｄｌ）が入力される入力端子
である。３は２−４デコード回路であり、入力端子には
入力端子１．２が接続されている。４はＰチャンネルの
ＦＥＴであり、ゲート電極には２−４デコード回路３の
出力端子３１が接続されている。５はＮチャンネルのＦ
ＥＴであり、ゲート電極には２−４デコード回路３の出
力端子３４が接続されている。ＰチャンネルＦＥＴ４の
ソース端子とＮチャンネルのソース端子が第１の電源端
子６（ＶＤｌｌ）と第２の電源端子７（Ｖｓｓ）にそれ
ぞれ接続されている。ＰチャンネルＦＥＴ４のドレイン
とＮチャンネルＦＥＴ５のドレインが接続されている。
１は第１の２値信号（Ｄｏ）が入力される入力端子であ
り、２は第２の２値信号（Ｄｌ）が入力される入力端子
である。３は２−４デコード回路であり、入力端子には
入力端子１．２が接続されている。４はＰチャンネルの
ＦＥＴであり、ゲート電極には２−４デコード回路３の
出力端子３１が接続されている。５はＮチャンネルのＦ
ＥＴであり、ゲート電極には２−４デコード回路３の出
力端子３４が接続されている。ＰチャンネルＦＥＴ４の
ソース端子とＮチャンネルのソース端子が第１の電源端
子６（ＶＤｌｌ）と第２の電源端子７（Ｖｓｓ）にそれ
ぞれ接続されている。ＰチャンネルＦＥＴ４のドレイン
とＮチャンネルＦＥＴ５のドレインが接続されている。
９は４値の中間電位を発生する電圧源であり、第１、第
２の中間電位“Ｍｌｏ、°Ｍ２゛をそれぞれ出力端子９
１．９２から出力する。１０はボルテージフォロワ接続
された演算増幅器であり、入力端子には電圧源９の出力
端子９１が接続され、出力イネーブル端子には２−４デ
コード回路３の出力端子３２が接続されている。１１は
ボルテージフォロワ接続された演算増幅器であり、入力
端子には電圧源９の出力端子９２が接続され、出力イネ
ーブル端子には２−４デコード回路３の出力端子３３が
接続されている。
２の中間電位“Ｍｌｏ、°Ｍ２゛をそれぞれ出力端子９
１．９２から出力する。１０はボルテージフォロワ接続
された演算増幅器であり、入力端子には電圧源９の出力
端子９１が接続され、出力イネーブル端子には２−４デ
コード回路３の出力端子３２が接続されている。１１は
ボルテージフォロワ接続された演算増幅器であり、入力
端子には電圧源９の出力端子９２が接続され、出力イネ
ーブル端子には２−４デコード回路３の出力端子３３が
接続されている。
演算増幅器１０．１１のそれぞれの出力端子とＰチャン
ネルＦＥＴ４、ＮチャンネルＦＥＴ５のドレインが接続
され、その接続点が２値−４値変換回路の出力端子８に
接続され、出力端子８から４値信号が出力される。
ネルＦＥＴ４、ＮチャンネルＦＥＴ５のドレインが接続
され、その接続点が２値−４値変換回路の出力端子８に
接続され、出力端子８から４値信号が出力される。
第２図は、２−４デコード回路３の一具体的回路を示し
た回路構成図であり、■、２は第１図に示した２値入力
端子である。入力端子１は２人力ＮＡＮＤゲート３０１
．３０３のそれぞれの一方の入力端子とインバータ３０
６の入力端子に接続されている。入力端子２は２人力Ｎ
ＡＮＤゲート３０１の他方の入力端子、３０２の一方の
入力端子とインバータ３０５の入力端子に接続されてい
る。インパーク３０５の出力端子はＮＡＮＤゲート３０
３の他方の入力端子と２人力ＡＮＤゲート３０４の一方
の入力端子に接続され、インバータ３０６の出力端子は
ＮＡＮＤゲート３０２、ＡＮＤゲート３０４のそれぞれ
の他方の入力端子に接続されている。ＮＡＮＤゲート３
０１．３０２．３０３、ＡＮＤゲート３０４のそれぞれ
の出力端子は２−４デコード回路３の出力端子３１．３
２．３３．３４に接続されている。
た回路構成図であり、■、２は第１図に示した２値入力
端子である。入力端子１は２人力ＮＡＮＤゲート３０１
．３０３のそれぞれの一方の入力端子とインバータ３０
６の入力端子に接続されている。入力端子２は２人力Ｎ
ＡＮＤゲート３０１の他方の入力端子、３０２の一方の
入力端子とインバータ３０５の入力端子に接続されてい
る。インパーク３０５の出力端子はＮＡＮＤゲート３０
３の他方の入力端子と２人力ＡＮＤゲート３０４の一方
の入力端子に接続され、インバータ３０６の出力端子は
ＮＡＮＤゲート３０２、ＡＮＤゲート３０４のそれぞれ
の他方の入力端子に接続されている。ＮＡＮＤゲート３
０１．３０２．３０３、ＡＮＤゲート３０４のそれぞれ
の出力端子は２−４デコード回路３の出力端子３１．３
２．３３．３４に接続されている。
以上のように構成された２値−４値変換回路について以
下第１図、第２図を用いてその動作について説明する。
下第１図、第２図を用いてその動作について説明する。
まず、入力端子１．２の入力信号り。、Ｄｌがそれぞれ
“Ｌ”、 Ｌ゛ のときには、第２図よりＮＡＮＤゲー
ト３０１．３０２．３０３、ＡＮＤゲート３０４のそれ
ぞれの出力信号はＨ゛となる。その結果ＰチャンネルＦ
ＥＴ４はオフ、演算増幅器１０．１１は出力ディスエー
ブル、ＮチャンネルＦＥＴ５はオンとなる。従って、入
力端子１．２の入力信号り。ＸＤｌが“Ｌｏ、“Ｌ”の
ときには、出力端子８からはＮチャンネルＦＥＴ５がオ
ンであるのでＬ” レベルの出力信号が出力されること
になる。
“Ｌ”、 Ｌ゛ のときには、第２図よりＮＡＮＤゲー
ト３０１．３０２．３０３、ＡＮＤゲート３０４のそれ
ぞれの出力信号はＨ゛となる。その結果ＰチャンネルＦ
ＥＴ４はオフ、演算増幅器１０．１１は出力ディスエー
ブル、ＮチャンネルＦＥＴ５はオンとなる。従って、入
力端子１．２の入力信号り。ＸＤｌが“Ｌｏ、“Ｌ”の
ときには、出力端子８からはＮチャンネルＦＥＴ５がオ
ンであるのでＬ” レベルの出力信号が出力されること
になる。
次に、入力端子１．２の入力信号り。、Ｄｌがそれぞれ
°Ｈ゛、 “Ｌｏのときには、第２図よりＮＡＮＤゲー
ト３０１．３０２の出力信号はＨ゛、ＮＡＮＤゲート３
０３の出力信号は′Ｌ”、ＡＮＤゲート３０４の出力信
号は“Ｌ” となる。
°Ｈ゛、 “Ｌｏのときには、第２図よりＮＡＮＤゲー
ト３０１．３０２の出力信号はＨ゛、ＮＡＮＤゲート３
０３の出力信号は′Ｌ”、ＡＮＤゲート３０４の出力信
号は“Ｌ” となる。
その結果ＰチャンネルＦＥＴ４、ＮチャンネルＦＥＴ５
はそれぞれオフ、演算増幅器１０は出力ディスエーブル
となり、演算増幅器１１は出力イネーブルとなる。従っ
て、出力端子８からは電圧源９の出力端子９２のＭ２”
レベルの出力信号が出力される。ここで、′Ｍ２”の
信号レベルを決定している電圧源９の出力レベルを４値
の下から２番目の電位である１ ／ ３ ＊ ＶＤＤに
設定する。
はそれぞれオフ、演算増幅器１０は出力ディスエーブル
となり、演算増幅器１１は出力イネーブルとなる。従っ
て、出力端子８からは電圧源９の出力端子９２のＭ２”
レベルの出力信号が出力される。ここで、′Ｍ２”の
信号レベルを決定している電圧源９の出力レベルを４値
の下から２番目の電位である１ ／ ３ ＊ ＶＤＤに
設定する。
よって、入力端子１．２の入力信号り。、Ｄ□が′Ｈ”
、“Ｌｏのときには、出力端子８からは“Ｍ２′すなわ
ち１ ／ ３ ＊ Ｖｎｎが出力される。
、“Ｌｏのときには、出力端子８からは“Ｍ２′すなわ
ち１ ／ ３ ＊ Ｖｎｎが出力される。
さらに、入力端子１の入力信号り。が′Ｌ”、入力端子
２の入力信号Ｄ１がＨ゛のときには、第２図よりＮＡＮ
Ｄゲート３０１．３０３の出力信号は’Ｈ’ 、ＮＡＮ
Ｄゲート３０２の出力信号は“Ｌｏ、ＡＮＤゲート３０
４の出力信号はＬ゛となる。その結果ＰチャンネルＦＥ
Ｔ４、ＮチャンネルＦＥＴ５はそれぞれオフ、演算増幅
器１１は出力ディスエーブルとなり、演算増幅器１０は
出力イネーブルとなる。従って、出力端子８からは電圧
源９の出力端子９１の“Ｍ１′ レベルの出力信号が出
力される。ここで、“Ｍ１゛の信号レベルを決定してい
る電圧源９の出力レベルを４値の下から３番目の電位で
ある２ ／ ３ ＊Ｖｎｏに設定する。よって、入力端
子１．２の入力信号り。、Ｄｌが“Ｌ”、Ｈ゛のときに
は、出力端子８からは“Ｍｌ”すなわち２ ／ ３ ＊
Ｖｎｏが出力される。
２の入力信号Ｄ１がＨ゛のときには、第２図よりＮＡＮ
Ｄゲート３０１．３０３の出力信号は’Ｈ’ 、ＮＡＮ
Ｄゲート３０２の出力信号は“Ｌｏ、ＡＮＤゲート３０
４の出力信号はＬ゛となる。その結果ＰチャンネルＦＥ
Ｔ４、ＮチャンネルＦＥＴ５はそれぞれオフ、演算増幅
器１１は出力ディスエーブルとなり、演算増幅器１０は
出力イネーブルとなる。従って、出力端子８からは電圧
源９の出力端子９１の“Ｍ１′ レベルの出力信号が出
力される。ここで、“Ｍ１゛の信号レベルを決定してい
る電圧源９の出力レベルを４値の下から３番目の電位で
ある２ ／ ３ ＊Ｖｎｏに設定する。よって、入力端
子１．２の入力信号り。、Ｄｌが“Ｌ”、Ｈ゛のときに
は、出力端子８からは“Ｍｌ”すなわち２ ／ ３ ＊
Ｖｎｏが出力される。
次に入力端子１．２の入力信号り。、ＤｌがそれぞれＨ
゛、 “Ｈ”のときには、第２図よりＮＡＮＤゲート３
０２．３０３のそれぞれの出力信号は“Ｈ” 、ＡＮＤ
ゲート３０４の出力信号は′Ｌ”となり、ＮＡＮＤゲー
ト３０１の出力信号は“Ｌ”となる。その結果Ｐチャン
ネルＦＥＴ４はオン、演算増幅器１０．１１は出力ディ
スエーブル、ＮチャンネルＦＥＴ５はオフとなる。従っ
て、入力端子１．２の入力信号Ｄ０、ＤｌがＨ゛、Ｈ”
のときには、出力端子８からはＰチャンネルＦＥＴ４が
オンであるので“Ｈ゛ レベルの出力信号が出力される
ことになる。
゛、 “Ｈ”のときには、第２図よりＮＡＮＤゲート３
０２．３０３のそれぞれの出力信号は“Ｈ” 、ＡＮＤ
ゲート３０４の出力信号は′Ｌ”となり、ＮＡＮＤゲー
ト３０１の出力信号は“Ｌ”となる。その結果Ｐチャン
ネルＦＥＴ４はオン、演算増幅器１０．１１は出力ディ
スエーブル、ＮチャンネルＦＥＴ５はオフとなる。従っ
て、入力端子１．２の入力信号Ｄ０、ＤｌがＨ゛、Ｈ”
のときには、出力端子８からはＰチャンネルＦＥＴ４が
オンであるので“Ｈ゛ レベルの出力信号が出力される
ことになる。
以上の動作より、入力端子１．２に入力される信号のレ
ベルと、出力端子８から出力される出力信号のレベルの
関係を表１のようにまとめることができる。第１表より
明らかなように、２値−４値変換回路の入出力特性にお
いて、入力信号り。。
ベルと、出力端子８から出力される出力信号のレベルの
関係を表１のようにまとめることができる。第１表より
明らかなように、２値−４値変換回路の入出力特性にお
いて、入力信号り。。
ＤｌがＬ’、’Ｈ’ と“Ｈ″、′Ｌ′のときの出力
信号のレベルはＭ１゛、“Ｍ２゛となっているが、”Ｍ
、’、 “Ｍ２゛の信号レベルをすでに説明したように
Ｍ１＝２／３ ＊ＶＤＤ、Ｍ２ ＝１／３ ’ｋＶｎｎ
に設定すれば、４値の出力信号のレベルは０゜１ ／
３ ＊ ＶＤＤ、 ２ ／ ３ ＊ ＶＤＤ、 Ｖ
ＤＤとなり、４値出力としてしきい値の設定容易な２値
−４値変換回路として用いることができる。
信号のレベルはＭ１゛、“Ｍ２゛となっているが、”Ｍ
、’、 “Ｍ２゛の信号レベルをすでに説明したように
Ｍ１＝２／３ ＊ＶＤＤ、Ｍ２ ＝１／３ ’ｋＶｎｎ
に設定すれば、４値の出力信号のレベルは０゜１ ／
３ ＊ ＶＤＤ、 ２ ／ ３ ＊ ＶＤＤ、 Ｖ
ＤＤとなり、４値出力としてしきい値の設定容易な２値
−４値変換回路として用いることができる。
第１表
次に第３図は電圧源９の一構成例であり、中間電位’Ｍ
１’、’Ｍ２″は電源端子６．７間に接続されている抵
抗１２，１３．１４によって決定され、抵抗１２，１３
．１４の抵抗値がＲ：Ｒ：Ｒであれば出力端子９１．９
２の出力信号のレベルはそれぞれ２／３＊ｖＩＩＤ、１
／ ３ ＊ Ｖｎｖトｆｌル。
１’、’Ｍ２″は電源端子６．７間に接続されている抵
抗１２，１３．１４によって決定され、抵抗１２，１３
．１４の抵抗値がＲ：Ｒ：Ｒであれば出力端子９１．９
２の出力信号のレベルはそれぞれ２／３＊ｖＩＩＤ、１
／ ３ ＊ Ｖｎｖトｆｌル。
すなわち、第１の中間電位の出力レベルである“Ｍｌ”
レベルは２／’３＊Ｖｎｏとなり、第２の中間電位の
出力レベルである ′Ｍ２゛ レベルは１ ／ ３ ＊
ＶＤＤとなる。
レベルは２／’３＊Ｖｎｏとなり、第２の中間電位の
出力レベルである ′Ｍ２゛ レベルは１ ／ ３ ＊
ＶＤＤとなる。
このように、 “Ｈ゛、“Ｌ゛ レベルの出力と“Ｍ１
゛、“Ｍ２° レベルの出力をＦＥＴと出力制御可能な
演算増幅器により切り換えることによって、非常に簡単
な回路構成で２値−４値変換回路を実現することができ
る。また、“Ｍ、、“Ｍ２”レベルの出力を演算増幅器
を用いて出力するため、２値−４値変換回路が複数個あ
っても“Ｍ１゛。
゛、“Ｍ２° レベルの出力をＦＥＴと出力制御可能な
演算増幅器により切り換えることによって、非常に簡単
な回路構成で２値−４値変換回路を実現することができ
る。また、“Ｍ、、“Ｍ２”レベルの出力を演算増幅器
を用いて出力するため、２値−４値変換回路が複数個あ
っても“Ｍ１゛。
°Ｍ２” レベルが同じであれば、“Ｍ１゛、“Ｍ２ル
ベルを作る回路は１つでよい。
ベルを作る回路は１つでよい。
なお、本実施例では、出力制御可能な演算増幅器を用い
たが、演算増幅器とアナログスイッチの組合せでもよい
。また、２−４デコード回路にＮＡＮＤゲート、ＡＮＤ
ゲート、インバータを用いたが論理が合い同じ機能を実
現できるようにすれば他の論理ゲートの組合せでもよい
。
たが、演算増幅器とアナログスイッチの組合せでもよい
。また、２−４デコード回路にＮＡＮＤゲート、ＡＮＤ
ゲート、インバータを用いたが論理が合い同じ機能を実
現できるようにすれば他の論理ゲートの組合せでもよい
。
発明の効果
以上のように本発明は、２つの２値信号が入力される２
−４デコード回路と、電源間に相補型に直列接続された
ＰチャンネルＦＥＴとＮチャンネルＦＥＴと、電源間の
異なる２つの電位（Ｍｌ。
−４デコード回路と、電源間に相補型に直列接続された
ＰチャンネルＦＥＴとＮチャンネルＦＥＴと、電源間の
異なる２つの電位（Ｍｌ。
Ｍ２）を出力する電圧源と、前記電圧源の第１の出力端
子が入力端子に接続され、前記２−４デコード回路の第
２の出力端子が出力イネーブル端子に接続され、ボルテ
ージフォロワ接続された出力制御可能な第１の演算増幅
器と、前記電圧源の第２の出力端子が入力端子に接続さ
れ、前記２−４デコード回路の第３の出力端子が出力イ
ネーブル端子に接続され、ボルテージフォロワ接続され
た出力制御可能な第２の演算増幅器と、前記２−４デコ
ード回路の第１．第４の出力端子をそれぞれ前記Ｐチャ
ンネルＦＥＴのゲート電極と前記ＮチャンネルＦＥＴの
ゲート電極に接続し、前記両ＦＥＴの接続点と前記第１
．第２の演算増幅器の出力端子とを接続し、その接続点
より出力を発生することを特徴とする２値−４値変換回
路を簡単に構成でき、１つの“Ｍ、＋、’Ｍ２’ レ
ベルの発生回路で複数個の２値−４値変換回路の’Ｍ、
＋。
子が入力端子に接続され、前記２−４デコード回路の第
２の出力端子が出力イネーブル端子に接続され、ボルテ
ージフォロワ接続された出力制御可能な第１の演算増幅
器と、前記電圧源の第２の出力端子が入力端子に接続さ
れ、前記２−４デコード回路の第３の出力端子が出力イ
ネーブル端子に接続され、ボルテージフォロワ接続され
た出力制御可能な第２の演算増幅器と、前記２−４デコ
ード回路の第１．第４の出力端子をそれぞれ前記Ｐチャ
ンネルＦＥＴのゲート電極と前記ＮチャンネルＦＥＴの
ゲート電極に接続し、前記両ＦＥＴの接続点と前記第１
．第２の演算増幅器の出力端子とを接続し、その接続点
より出力を発生することを特徴とする２値−４値変換回
路を簡単に構成でき、１つの“Ｍ、＋、’Ｍ２’ レ
ベルの発生回路で複数個の２値−４値変換回路の’Ｍ、
＋。
“Ｍ２゛ レベルを供給することができる。
第１図は本発明の一実施例における２値−４値変換回路
の回路構成図、第２図は２−４デコード回路の回路構成
図、第３図は’Ｍ１’、”Ｍ２’ レベルを発生する電
圧源の回路構成図である。 ３・・・・・・２−４デコード回路、４・・・・・・Ｐ
チャンネルＦＥＴ、５・・・・・・ＮチャンネルＦＥＴ
、９・・・・・・電圧源、１０．１１・・・・・・演算
増幅器。 代理人の氏名 弁理士 中尾敏男 はか１名第２図 第３図
の回路構成図、第２図は２−４デコード回路の回路構成
図、第３図は’Ｍ１’、”Ｍ２’ レベルを発生する電
圧源の回路構成図である。 ３・・・・・・２−４デコード回路、４・・・・・・Ｐ
チャンネルＦＥＴ、５・・・・・・ＮチャンネルＦＥＴ
、９・・・・・・電圧源、１０．１１・・・・・・演算
増幅器。 代理人の氏名 弁理士 中尾敏男 はか１名第２図 第３図
Claims (2)
- （１）２つの２値信号が入力される２−４デコード回路
と、電源間に相補型に直列接続されたＰチャンネルＦＥ
ＴとＮチャンネルＦＥＴと、電源間の異なる２つの電位
を出力する電圧源と、前記電圧源の第１の出力端子が入
力端子に接続され、前記２−４デコード回路の第２の出
力端子が出力イネーブル端子に接続され、ボルテージフ
ォロワ接続された出力制御可能な第１の演算増幅器と、
前記電圧源の第２の出力端子が入力端子に接続され、前
記２−４デコード回路の第３の出力端子が出力イネーブ
ル端子に接続され、ボルテージフォロワ接続された出力
制御可能な第２の演算増幅器と、前記２−４デコード回
路の第１、第４の出力端子をそれぞれ前記Ｐチャンネル
ＦＥＴのゲート電極と前記ＮチャンネルＦＥＴのゲート
電極に接続し、前記両ＦＥＴの接続点と前記第１、第２
の演算増幅器の出力端子とを接続し、その接続点より出
力を発生することを特徴とする２値−４値変換回路。 - （２）電圧源が発生する２つの電位が、電源電圧の略１
／３と、略２／３であることを特徴とする特許請求の範
囲第（１）項記載の２値−４値変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286010A JPH084229B2 (ja) | 1987-11-12 | 1987-11-12 | ２値−４値変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286010A JPH084229B2 (ja) | 1987-11-12 | 1987-11-12 | ２値−４値変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01126828A true JPH01126828A (ja) | 1989-05-18 |
| JPH084229B2 JPH084229B2 (ja) | 1996-01-17 |
Family
ID=17698829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286010A Expired - Fee Related JPH084229B2 (ja) | 1987-11-12 | 1987-11-12 | ２値−４値変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084229B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368021A (ja) * | 1991-06-14 | 1992-12-21 | Sharp Corp | 集積回路 |
| JP2003032100A (ja) * | 2001-06-29 | 2003-01-31 | Hynix Semiconductor Inc | メモリ装置のデータ出力回路 |
| WO2020044817A1 (ja) * | 2018-08-31 | 2020-03-05 | ソニーセミコンダクタソリューションズ株式会社 | 光源装置、検出方法、センシングモジュール |
-
1987
- 1987-11-12 JP JP62286010A patent/JPH084229B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368021A (ja) * | 1991-06-14 | 1992-12-21 | Sharp Corp | 集積回路 |
| JP2003032100A (ja) * | 2001-06-29 | 2003-01-31 | Hynix Semiconductor Inc | メモリ装置のデータ出力回路 |
| WO2020044817A1 (ja) * | 2018-08-31 | 2020-03-05 | ソニーセミコンダクタソリューションズ株式会社 | 光源装置、検出方法、センシングモジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH084229B2 (ja) | 1996-01-17 |
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