JPH084229B2 - ２値−４値変換回路 - Google Patents
２値−４値変換回路Info
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- JPH084229B2 JPH084229B2 JP62286010A JP28601087A JPH084229B2 JP H084229 B2 JPH084229 B2 JP H084229B2 JP 62286010 A JP62286010 A JP 62286010A JP 28601087 A JP28601087 A JP 28601087A JP H084229 B2 JPH084229 B2 JP H084229B2
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- 238000006243 chemical reaction Methods 0.000 title claims description 26
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 101150079361 fet5 gene Proteins 0.000 description 2
- 101150015217 FET4 gene Proteins 0.000 description 1
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- Analogue/Digital Conversion (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は集積回路（IC）より出力して、外部装置を制
御するための出力ポートに使用される２値−４値変換回
路に関するものである。
御するための出力ポートに使用される２値−４値変換回
路に関するものである。
従来の技術 近年、ICより出力して、外部装置を制御するための出
力ポートに２値信号より効率のよい３値信号あるいは４
値信号が用いられるようになってきている。４値信号を
用いることにより、出力のためのピン数、配線数を減ら
すことができる。
力ポートに２値信号より効率のよい３値信号あるいは４
値信号が用いられるようになってきている。４値信号を
用いることにより、出力のためのピン数、配線数を減ら
すことができる。
IC内部では２値で処理を行うので、処理結果を出力す
るときに２値−４値変換を行わなければならない。
るときに２値−４値変換を行わなければならない。
従来の２値−４値変換回路は、トランジスタ（又はFE
T）、抵抗等を用いて４値レベルをつくったり、Ｄ−Ａ
変換器を用いたりしていた。
T）、抵抗等を用いて４値レベルをつくったり、Ｄ−Ａ
変換器を用いたりしていた。
発明が解決しようとする問題点 ２値−４値変換するためにＤ−Ａ変換器や複雑な変換
回路が必要となり、ICとしてチップサイズが大きくなる
要因となっていた。
回路が必要となり、ICとしてチップサイズが大きくなる
要因となっていた。
また、２値−４値変換回路の出力レベルも電源電圧の
フルレンジにわたって出力するのは困難であった。
フルレンジにわたって出力するのは困難であった。
本発明は上記問題点に鑑み、２値−４値変換回路を簡
単な回路構成で実現し、ICの外付回路が必要でないと共
に、２値−４値変換出力が電源電圧のフルレンジにわた
って出力できる２値−４値変換回路を提供するものであ
る。
単な回路構成で実現し、ICの外付回路が必要でないと共
に、２値−４値変換出力が電源電圧のフルレンジにわた
って出力できる２値−４値変換回路を提供するものであ
る。
問題点を解決するための手段 上記問題点を解決するために本発明の２値−４値変換
回路は、２つの２値信号が入力される２−４デコード回
路と、電源間に相補型に直列接続されたＰチャンネルFE
TとＮチャンネルFETと、電源間の異なる２つの電位を出
力する電圧源と、前記電圧源の第１の出力端子が入力端
子に接続され、前記２−４デコード回路の第２の出力端
子が出力イネーブル端子に接続され、ボルテージフォロ
ワ接続された出力制御可能な第１の演算増幅器と、前記
電圧源の第２の出力端子が入力端子に接続され、前記２
−４デコード回路の第３の出力端子が出力イネーブル端
子に接続され、ボルテージフォロワ接続された出力制御
可能な第２の演算増幅器と、前記２−４デコード回路の
第１、第４の出力端子をそれぞれ前記ＰチャンネルFET
のゲート電極と前記ＮチャンネルFETのゲート電極に接
続し、前記両FETの接続点と前記第１、第２の演算増幅
器の出力端子とを接続し、その接続点より出力を発生す
ることを特徴とするものである。
回路は、２つの２値信号が入力される２−４デコード回
路と、電源間に相補型に直列接続されたＰチャンネルFE
TとＮチャンネルFETと、電源間の異なる２つの電位を出
力する電圧源と、前記電圧源の第１の出力端子が入力端
子に接続され、前記２−４デコード回路の第２の出力端
子が出力イネーブル端子に接続され、ボルテージフォロ
ワ接続された出力制御可能な第１の演算増幅器と、前記
電圧源の第２の出力端子が入力端子に接続され、前記２
−４デコード回路の第３の出力端子が出力イネーブル端
子に接続され、ボルテージフォロワ接続された出力制御
可能な第２の演算増幅器と、前記２−４デコード回路の
第１、第４の出力端子をそれぞれ前記ＰチャンネルFET
のゲート電極と前記ＮチャンネルFETのゲート電極に接
続し、前記両FETの接続点と前記第１、第２の演算増幅
器の出力端子とを接続し、その接続点より出力を発生す
ることを特徴とするものである。
作用 本発明は上記した構成によって、２値−４値変換回路
の“L"、“H"出力は相補型に接続されたＰチャンネル、
ＮチャンネルFETより出力し、第１、第２の中間電位“M
1”、“M2”は電圧源の出力をボルテージフォロワ構成
の演算増幅器を介して出力するようにしているので、電
源電圧のフルレンジにわたって２値−４値変換出力を出
力する２値−４値変換回路を構成できる。
の“L"、“H"出力は相補型に接続されたＰチャンネル、
ＮチャンネルFETより出力し、第１、第２の中間電位“M
1”、“M2”は電圧源の出力をボルテージフォロワ構成
の演算増幅器を介して出力するようにしているので、電
源電圧のフルレンジにわたって２値−４値変換出力を出
力する２値−４値変換回路を構成できる。
実施例 以下、本発明の一実施例の２値−４値変換回路につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
第１図は本発明の一実施例を示した回路構成図であ
り、１は第１の２値信号(D0)が入力される入力端子であ
り、２は第２の２値信号(D1)が入力される入力端子であ
る。３は２−４デコード回路であり、入力端子には入力
端子１、２が接続されている。４はＰチャンネルのFET
であり、ゲート電極には２−４デコード回路３の出力端
子31が接続されている。５はＮチャンネルのFETであ
り、ゲート電極には２−４デコード回路３の出力端子34
が接続されている。ＰチャンネルFET4のソース端子とＮ
チャンネルのソース端子が第１の電源端子６(VDD)と第
２の電源端子７(VSS)にそれぞれ接続されている。Ｐチ
ャンネルFET4のドレインとＮチャンネルFET5のドレイン
が接続されている。
り、１は第１の２値信号(D0)が入力される入力端子であ
り、２は第２の２値信号(D1)が入力される入力端子であ
る。３は２−４デコード回路であり、入力端子には入力
端子１、２が接続されている。４はＰチャンネルのFET
であり、ゲート電極には２−４デコード回路３の出力端
子31が接続されている。５はＮチャンネルのFETであ
り、ゲート電極には２−４デコード回路３の出力端子34
が接続されている。ＰチャンネルFET4のソース端子とＮ
チャンネルのソース端子が第１の電源端子６(VDD)と第
２の電源端子７(VSS)にそれぞれ接続されている。Ｐチ
ャンネルFET4のドレインとＮチャンネルFET5のドレイン
が接続されている。
９は４値の中間電位を発生する電圧源であり、第１、
第２の中間電位“M1”、“M2”をそれぞれ出力端子91、
92から出力する。10はボルテージフォロワ接続された演
算増幅器であり、入力端子には電圧源９の出力端子91が
接続され、出力イネーブル端子には２−４デコード回路
３の出力端子32が接続されている。11はボルテージフォ
ロワ接続された演算増幅器であり、入力端子には電圧源
９の出力端子92が接続され、出力イネーブル端子には２
−４デコード回路３の出力端子33が接続されている。
第２の中間電位“M1”、“M2”をそれぞれ出力端子91、
92から出力する。10はボルテージフォロワ接続された演
算増幅器であり、入力端子には電圧源９の出力端子91が
接続され、出力イネーブル端子には２−４デコード回路
３の出力端子32が接続されている。11はボルテージフォ
ロワ接続された演算増幅器であり、入力端子には電圧源
９の出力端子92が接続され、出力イネーブル端子には２
−４デコード回路３の出力端子33が接続されている。
演算増幅器10、11のそれぞれの出力端子とＰチャンネ
ルFET4、ＮチャンネルFET5のドレインが接続され、その
接続点が２値−４値変換回路の出力端子８に接続され、
出力端子８から４値信号が出力される。
ルFET4、ＮチャンネルFET5のドレインが接続され、その
接続点が２値−４値変換回路の出力端子８に接続され、
出力端子８から４値信号が出力される。
第２図は、２−４デコード回路３の一具体的回路を示
した回路構成図であり、１、２は第１図に示した２値入
力端子である。入力端子１は２入力NANDゲート301、303
のそれぞれの一方の入力端子とインバータ306の入力端
子に接続されている。入力端子２は２入力NANDゲート30
1の他方の入力端子、302の一方の入力端子とインバータ
305の入力端子に接続されている。インバータ305の出力
端子はNANDゲート303の他方の入力端子と２入力ANDゲー
ト304の一方の入力端子に接続され、インバータ306の出
力端子はNANDゲート302、ANDゲート304のそれぞれの他
方の入力端子に接続されている。NANDゲート301、302、
303、ANDゲートのそれぞれの出力端子は２−４デコード
回路３の出力端子31、32、33、34に接続されている。
した回路構成図であり、１、２は第１図に示した２値入
力端子である。入力端子１は２入力NANDゲート301、303
のそれぞれの一方の入力端子とインバータ306の入力端
子に接続されている。入力端子２は２入力NANDゲート30
1の他方の入力端子、302の一方の入力端子とインバータ
305の入力端子に接続されている。インバータ305の出力
端子はNANDゲート303の他方の入力端子と２入力ANDゲー
ト304の一方の入力端子に接続され、インバータ306の出
力端子はNANDゲート302、ANDゲート304のそれぞれの他
方の入力端子に接続されている。NANDゲート301、302、
303、ANDゲートのそれぞれの出力端子は２−４デコード
回路３の出力端子31、32、33、34に接続されている。
以上のように構成された２値−４値変換回路について
以下第１図、第２図を用いてその動作について説明す
る。
以下第１図、第２図を用いてその動作について説明す
る。
まず、入力端子１、２の入力信号D0、D1がそれぞれ
“L"、“L"のときには、第２図よりNANDゲート301、30
2、303、ANDゲート304のそれぞれの出力信号は“H"とな
る。その結果ＰチャンネルFET4はオフ、演算増幅器10、
11は出力ディスエーブル、ＮチャンネルFET5はオンとな
る。従って、入力端子１、２の入力信号D0、D1が“L"、
“L"のときには、出力端子８からはＮチャンネルFET5が
オンであるので“L"レベルの出力信号が出力されること
になる。
“L"、“L"のときには、第２図よりNANDゲート301、30
2、303、ANDゲート304のそれぞれの出力信号は“H"とな
る。その結果ＰチャンネルFET4はオフ、演算増幅器10、
11は出力ディスエーブル、ＮチャンネルFET5はオンとな
る。従って、入力端子１、２の入力信号D0、D1が“L"、
“L"のときには、出力端子８からはＮチャンネルFET5が
オンであるので“L"レベルの出力信号が出力されること
になる。
次に、入力端子１、２の入力信号D0、D1がそれぞれ
“H"、“L"のときには、第２図よりNANDゲート301、302
の出力信号は“H"、NANDゲート303の出力信号“L"、AND
ゲート304の出力信号は“L"となる。その結果Ｐチャン
ネルFET4、ＮチャンネルFET5はそれぞれオフ、演算増幅
器10は出力ディスエーブルとなり、演算増幅器11は出力
イネーブルとなる。従って、出力端子８からは電圧源９
の出力端子92の“M2”レベルの出力信号が出力される。
ここで、“M2”の信号レベルを決定している電圧源９の
出力レベルを４値の下から２番目の電位である1/3＊VDD
に設定する。よって、入力端子１、２の入力信号D0,D1
が“H"、“L"のときには、出力端子８からは“M2”すな
わち1/3＊VDDが出力される。
“H"、“L"のときには、第２図よりNANDゲート301、302
の出力信号は“H"、NANDゲート303の出力信号“L"、AND
ゲート304の出力信号は“L"となる。その結果Ｐチャン
ネルFET4、ＮチャンネルFET5はそれぞれオフ、演算増幅
器10は出力ディスエーブルとなり、演算増幅器11は出力
イネーブルとなる。従って、出力端子８からは電圧源９
の出力端子92の“M2”レベルの出力信号が出力される。
ここで、“M2”の信号レベルを決定している電圧源９の
出力レベルを４値の下から２番目の電位である1/3＊VDD
に設定する。よって、入力端子１、２の入力信号D0,D1
が“H"、“L"のときには、出力端子８からは“M2”すな
わち1/3＊VDDが出力される。
さらに、入力端子１の入力信号D0が“L"、入力端子２
の入力信号D1が“H"のときには、第２図よりNANDゲート
301、303の出力信号は“H"、NANDゲート302の出力信号
は“L"、ANDゲート304の出力信号は“L"となる。その結
果ＰチャンネルFET4、ＮチャンネルFET5はそれぞれオ
フ、演算増幅器11は出力ディスエーブルとなり、演算増
幅器10は出力イネーブルとなる。従って、出力端子８か
らは電圧源９の出力端子91の“M1”レベルの出力信号が
出力される。ここで、“M1”の信号レベルを決定してい
る電圧源９の出力レベルを４値の下から３番目の電位で
ある2/3＊VDDに設定する。よって、入力端子１、２の入
力信号D0、D1が“L"、“H"のときには、出力端子８から
は“M1”すなわち2/3＊VDDが出力される。
の入力信号D1が“H"のときには、第２図よりNANDゲート
301、303の出力信号は“H"、NANDゲート302の出力信号
は“L"、ANDゲート304の出力信号は“L"となる。その結
果ＰチャンネルFET4、ＮチャンネルFET5はそれぞれオ
フ、演算増幅器11は出力ディスエーブルとなり、演算増
幅器10は出力イネーブルとなる。従って、出力端子８か
らは電圧源９の出力端子91の“M1”レベルの出力信号が
出力される。ここで、“M1”の信号レベルを決定してい
る電圧源９の出力レベルを４値の下から３番目の電位で
ある2/3＊VDDに設定する。よって、入力端子１、２の入
力信号D0、D1が“L"、“H"のときには、出力端子８から
は“M1”すなわち2/3＊VDDが出力される。
次に入力端子１、２の入力信号D0、D1がそれぞれ
“H"、“H"のときには、第２図よりNANDゲート302、303
のそれぞれの出力信号は“H"、ANDゲート304の出力信号
は“L"となり、NANDゲート301の出力信号は“L"とな
る。その結果ＰチャンネルFET4はオン、演算増幅器10、
11は出力ディスエーブル、ＮチャンネルFET5はオフとな
る。従って、入力端子１、２の入力信号D0、D1が“H"、
“H"のときには、出力端子８からはＰチャンネルFET4が
オンであるので“H"レベルの出力信号が出力されること
になる。
“H"、“H"のときには、第２図よりNANDゲート302、303
のそれぞれの出力信号は“H"、ANDゲート304の出力信号
は“L"となり、NANDゲート301の出力信号は“L"とな
る。その結果ＰチャンネルFET4はオン、演算増幅器10、
11は出力ディスエーブル、ＮチャンネルFET5はオフとな
る。従って、入力端子１、２の入力信号D0、D1が“H"、
“H"のときには、出力端子８からはＰチャンネルFET4が
オンであるので“H"レベルの出力信号が出力されること
になる。
以上の動作より、入力端子１、２に入力される信号の
レベルと、出力端子８から出力される出力信号のレベル
の関係を表１のようにまとめることができる。第１表よ
り明らかなように、２値−４値変換回路の入出力特性に
おいて、入力信号D0、D1が“L",“H"と“H",“L"のとき
の出力信号のレベルは“M1",“M2”となっているが、
“M1",“M2”の信号レベルをすでに説明したようにM1＝
2/3＊VDD、M2＝1/3＊VDDに設定すれば、４値の出力信号
のレベルは0,1/3＊VDD,2/3＊VDD,VDDとなり、４値出力
としてしきい値の設定容易な２値−４値変換回路として
用いることができる。
レベルと、出力端子８から出力される出力信号のレベル
の関係を表１のようにまとめることができる。第１表よ
り明らかなように、２値−４値変換回路の入出力特性に
おいて、入力信号D0、D1が“L",“H"と“H",“L"のとき
の出力信号のレベルは“M1",“M2”となっているが、
“M1",“M2”の信号レベルをすでに説明したようにM1＝
2/3＊VDD、M2＝1/3＊VDDに設定すれば、４値の出力信号
のレベルは0,1/3＊VDD,2/3＊VDD,VDDとなり、４値出力
としてしきい値の設定容易な２値−４値変換回路として
用いることができる。
次に第３図は電圧源９の一構成例であり、中間電位
“M1",“M2”は電源端子６、７間に接続されている抵抗
12,13,14によって決定され、抵抗12,13,14の抵抗値がR:
R:Rであれば出力端子91、92の出力信号のレベルはそれ
ぞれ2/3＊VDD、1/3＊VDDとなる。すなわち、第１の中間
電位の出力レベルである“M1”レベルは2/3＊VDDとな
り、第２の中間電位の出力レベルである“M2”レベルは
1/3＊VDDとなる。
“M1",“M2”は電源端子６、７間に接続されている抵抗
12,13,14によって決定され、抵抗12,13,14の抵抗値がR:
R:Rであれば出力端子91、92の出力信号のレベルはそれ
ぞれ2/3＊VDD、1/3＊VDDとなる。すなわち、第１の中間
電位の出力レベルである“M1”レベルは2/3＊VDDとな
り、第２の中間電位の出力レベルである“M2”レベルは
1/3＊VDDとなる。
このように、“H",“L"レベルの出力と“M1",“M2”
レベルの出力をFETと出力制御可能な演算増幅器により
切り換えることによって、非常に簡単な回路構成で２値
−４値変換回路を実現することができる。また、“M1",
“M2”レベルの出力を演算増幅器を用いて出力するた
め、２値−４値変換回路が複数個あっても“M1",“M2”
レベルが同じであれば、“M1",“M2”レベルを作る回路
は１つでよい。
レベルの出力をFETと出力制御可能な演算増幅器により
切り換えることによって、非常に簡単な回路構成で２値
−４値変換回路を実現することができる。また、“M1",
“M2”レベルの出力を演算増幅器を用いて出力するた
め、２値−４値変換回路が複数個あっても“M1",“M2”
レベルが同じであれば、“M1",“M2”レベルを作る回路
は１つでよい。
なお、本実施例では、出力制御可能な演算増幅器を用
いたが、演算増幅器とアナログスイッチの組合せてもよ
い。また、２−デコード回路にNANDゲート、ANDゲー
ト、インバータを用いたが論理が合い同じ機能を実現で
きるようにすれば他の論理ゲートの組合せでもよい。
いたが、演算増幅器とアナログスイッチの組合せてもよ
い。また、２−デコード回路にNANDゲート、ANDゲー
ト、インバータを用いたが論理が合い同じ機能を実現で
きるようにすれば他の論理ゲートの組合せでもよい。
発明の効果 以上のように本発明は、２つの２値信号が入力される
２−４デコード回路と、電源間に相補型に直列接続され
たＰチャンネルFETとＮチャンネルFETと、電源間の異な
る２つの電位(M1,M2)を出力する電圧源と、前記電圧源
の第１の出力端子が入力端子に接続され、前記２−４デ
コード回路の第２の出力端子が出力イネーブル端子に接
続され、ボルテージフォロワ接続された出力制御可能な
第１の演算増幅器と、前記電圧源の第２の出力端子が入
力端子に接続され、前記２−４デコード回路の第３の出
力端子が出力イネーブル端子に接続され、ボルテージフ
ォロワ接続された出力制御可能な第２の演算増幅器と、
前記２−４デコード回路の第1,第４の出力端子をそれぞ
れ前記ＰチャンネルFETのゲート電極と前記Ｎチャンネ
ルFETのゲート電極に接続し、前記両FETの接続点と前記
第1,第２の演算増幅器の出力端子とを接続し、その接続
点より出力を発生することを特徴とする２値−４値変換
回路を簡単に構成でき、１つの“M1",“M2”レベルの発
生回路で複数個の２値−４値変換回路の“M1",“M2”レ
ベルを供給することができる。
２−４デコード回路と、電源間に相補型に直列接続され
たＰチャンネルFETとＮチャンネルFETと、電源間の異な
る２つの電位(M1,M2)を出力する電圧源と、前記電圧源
の第１の出力端子が入力端子に接続され、前記２−４デ
コード回路の第２の出力端子が出力イネーブル端子に接
続され、ボルテージフォロワ接続された出力制御可能な
第１の演算増幅器と、前記電圧源の第２の出力端子が入
力端子に接続され、前記２−４デコード回路の第３の出
力端子が出力イネーブル端子に接続され、ボルテージフ
ォロワ接続された出力制御可能な第２の演算増幅器と、
前記２−４デコード回路の第1,第４の出力端子をそれぞ
れ前記ＰチャンネルFETのゲート電極と前記Ｎチャンネ
ルFETのゲート電極に接続し、前記両FETの接続点と前記
第1,第２の演算増幅器の出力端子とを接続し、その接続
点より出力を発生することを特徴とする２値−４値変換
回路を簡単に構成でき、１つの“M1",“M2”レベルの発
生回路で複数個の２値−４値変換回路の“M1",“M2”レ
ベルを供給することができる。
第１図は本発明の一実施例における２値−４値変換回路
の回路構成図、第２図は２−４デコード回路の回路構成
図、第３図は“M1",“M2”レベルを発生する電圧源の回
路構成図である。 ３……２−４デコード回路、４……ＰチャンネルFET、
５……ＮチャンネルFET、９……電圧源、10,11……演算
増幅器。
の回路構成図、第２図は２−４デコード回路の回路構成
図、第３図は“M1",“M2”レベルを発生する電圧源の回
路構成図である。 ３……２−４デコード回路、４……ＰチャンネルFET、
５……ＮチャンネルFET、９……電圧源、10,11……演算
増幅器。
Claims (2)
- 【請求項１】２つの２値信号が入力される２−４デコー
ド回路と、電源間に相補型に直列接続されたＰチャンネ
ルFETとＮチャンネルFETと、電源間の異なる２つの電位
を出力する電圧源と、前記電圧源の第１の出力端子が入
力端子に接続され、前記２−４デコード回路の第２の出
力端子が出力イネーブル端子に接続され、ボルテージフ
ォロワ接続された出力制御可能な第１の演算増幅器と、
前記電圧源の第２の出力端子が入力端子に接続され、前
記２−４デコード回路の第３の出力端子が出力イネーブ
ル端子に接続され、ボルテージフォロワ接続された出力
制御可能な第２の演算増幅器と、前記２−４デコード回
路の第１、第４の出力端子をそれぞれ前記Ｐチャンネル
FETのゲート電極と前記ＮチャンネルFETのゲート電極に
接続し、前記両FETの接続点と前記第１、第２の演算増
幅器の出力端子とを接続し、その接続点より出力を発生
することを特徴とする２値−４値変換回路。 - 【請求項２】電圧源が発生する２つの電位が、電源電圧
の略1/3と、略2/3であることを特徴とする特許請求の範
囲第（１）項記載の２値−４値変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286010A JPH084229B2 (ja) | 1987-11-12 | 1987-11-12 | ２値−４値変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286010A JPH084229B2 (ja) | 1987-11-12 | 1987-11-12 | ２値−４値変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01126828A JPH01126828A (ja) | 1989-05-18 |
| JPH084229B2 true JPH084229B2 (ja) | 1996-01-17 |
Family
ID=17698829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286010A Expired - Fee Related JPH084229B2 (ja) | 1987-11-12 | 1987-11-12 | ２値−４値変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084229B2 (ja) |
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1987
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| JPH01126828A (ja) | 1989-05-18 |
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