JPH01128140A - 割込要求制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はリアルタイム処理システム等において用いられ
る割込制御回路に係わり、特に未処理の要求を優先的に
選択する割込処理制御回路に関する。

〔従来の技術〕

コンピュータを高度に利用する方法の一つとして独立し
た複数の処理要求を実時間で実行処理するリアルタイム
処理システムがある。このリアルタイム処理システムで
はこれら独立した複数の処理要求を割込信号によって検
知し、割込処理として実行する場合が多い。一般にこれ
らの複数の処理要求は互いに非同期に発生するので複数
の処理要求が同時に発生することが起こりうる。従って
この場合どの処理要求を先に実行するかを決定する手段
が必要となる。

従来これを行うものとして割込制御回路があった。この
割込制御回路では個々の処理要求に対して一定の優先順
位を与え、この優先順位に従って実行すべき処理を決定
するものが多かった。また一部にはこの優先順位をシス
テムの動作中に一定のサイクルで入れ換えるものもみら
れた。

第４図は割込チャンネル数を４チヤンネルとした場合の
従来の割込制御回路の一例を示したブロック図である。

まず図における各構成部について簡単に説明する。入力
レジスタ１１はホストシステムから割込サンプリング信
号１２を受けることにより周辺Ｉ１０デバイス等から供
給される４本の周辺割込要求信号１３を取り込みこれを
入力割込要求信号１４として保持する４ビツトのラッチ
回路である。プライオリティエンコーダ１５は入力割込
要求信号１４を入力してこれを内部で設定された優先順
位に従ってエンコードし割込要求コード１６を出力する
４ビツトのエンコーダである。

デコーダ１７は割込要求コード１６を入力してこれをデ
コードし割込要求信号１８を出力する４ビツトのデコー
ダである。出力レジスタ１９は割込要求信号１８を入力
しホストシステムから割込ストローブ信号２０を受ける
ことによりこれを出力割込要求信号２１としてホストシ
ステムに対し出力する４ビツトのラッチ回路である。

次にこの図を基にして従来の割り込み制御回路の動作を
説明する。まずホストシステムが割込ザンプリング信号
１２を出力すると、入力レジスタ１１はこれを受けて周
辺の■／○デバイス等から供給される４本の周辺割込要
求信号１３を取り込みこれを入力割込要求信号１４とし
て出力保持する。プライオリティエンコーダ１５はこの
入力割込要求信号１４を受けるとこれらを内部的に設定
された優先順位に従ってエンコードし割込要求コード１
６を出力する。続いてデコーダ１７はこの割込要求コー
ド１６を受けてこれをデコードし許可すべき割り込みの
チャンネル番号を示した割込要求信号１８を出力する。

第５図はプライオリティエンコーダ１５においてチャン
ネル番号の大きい順に割込要求の優先順位を大きくした
場合において、いくつかの入力割込要求信号１３と割込
要求コード１６および割込要求信号１８間の関係を表わ
したものである。この図では４つのチャンネルに対して
同時に２つ以上の割込要求が発生した場合、常にチャン
ネル番号の大きい方の要求が出力結果に現われている。

次に出力レジスタ１９はこの割込要求信号１８を入力す
るとホストシステムから供給されるストローブ信号２０
を受けて出力割込要求信号２１をホストシステムに対し
与える。これによって一定の優先順位の基に割込要求を
ホストシステムに対し配給することができる。

〔発明が解決しようとする問題点〕

ところで上述した従来の割込要求制御回路では個々の処
理要求に対する優先順位が固定されていたので、高位の
要求が受け付けられる頻度は高いが低位の要求が受け付
けられる頻度は低く抑えられ、その結果低位の処理に対
するスループットが低下した。特に同じ転送速度の処理
要求が複数ある場合には同等に扱われるべきものの間に
格差が生じることになりシステム全体の動作が不安定に
なった。このようにして低位側のスループットが大きく
低下するとこれらが制御する周辺機器においてデータの
取りこぼしが発生する等致命的なエラーを起こす原因と
なった。また優先順位をシステムの動作中に一定のサイ
クルで入れ換える場合でも、■サイクルの期間について
みた場合は上に述べた問題が解決されるわけではなく不
十分である。

そこで本発明の目的は複数の処理要求の中から実行すべ
き１つを決定するに際し、この決定をこれら処理要求に
対する固定された優先順位に基づいて行うのでなく未処
理の要求を優先的に選択することにより、全体として要
求の受付を平均化する割込要求制御回路を提供すること
にある。

〔問題点を解決するための手段〕

本発明の割込要求制御回路では割込サンプリング信号に
よって登録された複数の割込処理信号の中で前回までの
割込受付により既に受け付けられたものを保持する割込
受付済しジスクを設けた。

そして登録された複数の割込処理信号からこの割込受付
済しジスクに保持されたものを排除し、残った割込処理
信号の中から新たに実行すべき１つを決定するようにし
た。

これにより割込要求の受付を平均化することができ、シ
ステム全体の動作を安定させると同時にそのスループッ
トを上げることができる。

〔実施例〕

以下、実施例につき本発明の詳細な説明する。

本実施例では説明を簡単にするため割込チャンネル数を
４チヤンネルとした場合の割込要求制御回路について説
明する。４チャンネル以上の複数チャンネルについても
その基本的動作は同じである。

第１図は４チヤンネルの割込要求制御回路の一例を示し
たブロック図である。まず図における各構成部について
簡単に説明する。入力レジスタ３１はホストシステムか
ら割込サンプリング信号３２を受けることにより周辺Ｉ
１０デバイス等から供給される４本の周辺割込要求信号
３３を取り込みこれを入力割込要求信号３４として保持
する４ビツトのラッチ回路である。未受付要求優先出力
回路３５は入力レジスタ３１から出力される入力割込要
求信号３４とこの入力割込要求信号３４のうちホストシ
ステムによって既に受付済であるものを示す受信済割込
要求信号３６を入力し、入力割込要求信号３４の中でホ
ストシステムがまだ受け付けていないことを示す未受付
割込要求信号３７を出力する回路である。この未受付要
求優先出力回路３５は第１のアンド回路３８と第１のオ
ア回路３９および第１の切換器４０から構成される。

プライオリティエンコーダ４１は未受付割込要求信号３
７を入力してこれを内部で設定された優先順位に従って
エンコードし未受付割込要求コード４２を出力する４ビ
ツトのエンコーダである。デコーダ４３は未受付割込要
求コード４２を入力してこれをデコードし割込要求信号
４４を出力する４ビツトのデコーダである。受付済要求
信号生成回路４５はこの割込要求信号４４を入力しこれ
を基に受信済割込要求信号３６を生成する回路であり、
第２のアンド回路４６とエクスクリユーシブオア回路４
７とインバータ４８と第２のオア回路４９と第２の切換
器５０およびレジスタ５１から構成される。出力レジス
タ５２は割込要求信号４４を入力しホストシステムから
割込ストローブ信号５３を受けることによりこれを出力
割込要求信号５４としてホストシステムに対し出力する
４ビツトのラッチ回路である。

以下、周辺割込要求信号として’　１００１　”（すな
わち、チャンネル４とチャンネル１に割込要求がありチ
ャンネル３とチャンネル２に割込要求がない）が供給さ
れた場合を例にとり説明を行う。

第２図はこのときの割込要求制御回路の内部動作の進行
に伴って変化する各信号間の関係を表わした図である。

そこで第１図と第２図を基にして割込要求制御回路の動
作を説明する。まず割込要求制御回路は電源の投入によ
ってリセット信号６１がアクティブとなりこれによって
レジスタ５１がリセットされる。このときレジスタ５１
は受信済割込要求信号３６としてその初期値“’１１１
１”を出力する（ステップ■）。続いてホストシステム
が割込サンプリング信号３２を出力すると、入力レジス
タ３１はこれを受けて周辺のＩ１０デバイス等から供給
される４本の周辺割込要求信号３３を取り込みこれを入
力割込要求信号３４として出力保持する。このとき入力
割込要求信号３４の値は’１００１”である（ステップ
■）。第１のアンド回路３８はこの入力割込要求信号３
４と受信済割込要求信号３６を入力して入力割込要求信
号３４のうちホストシステムによって既に受付済のもの
にマスクをかけこれを取り除いたものを未受付信号６２
として出力するものである。このとき未受付信号６２の
値は“１００１”である（ステップ■）。第１のオア回
路３９は未受付信号６２を入力してこの中に未受付の信
号がある場合は第１の切換信号６３として“１″を出力
し、それ以外は０″を出力するものである。この場合、
未受付信号６２は未受付の信号を含んでいるので第１の
切換信号６３として１″が出力される。

第１の切換器４０は第１の切換信号６３を入力してこれ
が１″の場合は入力割込要求信号３４と未受付信号６２
の中から未受付信号６２を選択し、”　ｏ　”の場合は
入力割込要求信号３４を選択し、またホストシステムか
らストローブ信号５３を受けることによりこの選択結果
を未受付割込要求信号３７として出力する。このとき第
１の切換器４０は未受付信号６２を選択する。続いてホ
ストシステムがストローブ信号５３を出力すると第１の
切換器４０は未受付割込要求信号３７を出力する。

このとき未受付割込要求信号３７の値は’１００１″で
ある（ステップ■）。プライオリティエンコーダ４１は
この未受付割込要求信号３７を受けるとこれを内部的に
設定された優先順位に従ってエンコードし割込要求コー
ド４２を出力する。この場合プライオリティエンコーダ
４１はチャンネル番号の大きい順に割込要求の優先順位
を大きくしている。従ってこのとき割込要求コード４２
の値は４″′（チャンネル４）である（ステップ■）。

続いてデコーダ４３はこの割込要求コード４２を受けて
これをデコードし許可すべき割り込みのチャンネル番号
を示した割込要求信号４４を出力する。こ′のとき割込
要求信号４４の値は’　１０００　”である（ステップ
■）。次に出力レジスタ５２はこの割込要求信号４４を
入力するとストローブ信号５３を受けて出力割込要求信
号５４をホストシステムに出力する。このとき出力割込
要求信号５４の値は’　１０００　”である（ステップ
■）。ホストシステムはこれを受けると対応する割込処
理を実行することになる。

一方第２のアンド回路４５は割込要求信号４４と受付済
割込要求信号３６を入力してこれらの論理和をとる。こ
のとき第２のアンド回路４６の出力は’　１０００　”
である。またエクスクリユーシブオア回路４７は第２の
アンド回路４６の出力と受付済割込要求信号３６を入力
してこれらの排他的論理和をとる。このときエクスクリ
ユーシブ第子回路４７の出力は”　０１１１”である。

インバータ４８はエクスクリユーシブオア回路４７の出
力を入力してこれを論理反転する。このときインバータ
４８の出力は’　１０００　”である。また第２のオア
回路４９はエクスクリユーシブオア回路４７の出力を入
力してこれらの論理和をとって第２の切換信号６４を出
力する。このとき第２の切換信号６４の値は“１′″で
ある。第２の切換器５０は第２の切換信号６４を入力し
てこれが”　ｏ　”の場合はエクスクリユーシブオア回
路４７の出力とインパーク４８の出力の中からインバー
タ４８の出力を選択し、”　１　”の場合はエクスクリ
ユーシブオア回路４７の出力を選択し、またホストシス
テムからストローブ信号５３を受けることによりこの選
択結果を出力する。このとき第２の切換器５０はエクス
クリユーシブオア回路４７の出力を選択するのでその出
力は’　０１１１　”である。

レジスタ５１は第２の切換器５０の出力を入力し、また
ホストシステムからストローブ信号５３を受けることに
よりこれを受付済割込要求信号３６として出力する。こ
のとき受付済割込要求信号３６の出力は”　０１１１　
”である（ステップ■）。これにより割込要求制御回路
はチャンネル４に対する要求受付のサイクルを終了し、
続くチャンネル１に対する要求受付のサイクルを開始す
る。

チャンネル１に対する要求受付のサイクルにおいて入力
割込要求信号３４の値は’　１００１　”である（ステ
ップ■）。第１のアンド回路３８はこの入力割込要求信
号３４と受付済割込要求信号３６を入力して未受付信号
６２として”　０００１　”を出力する（ステップＣ）
。第１のオア回路３９は未受付信号６２を入力し第１の
切換信号６３としてパ１′”を出力する。第１の切換器
４０は第１の切換信号６３を入力して入力割込要求信号
３４と未受付信号６２の中から未受付信号６２を選択す
る。続いてホストシステムがストローブ信号５３を出力
すると第１の切換器４０は未受付割込要求信号３７とし
て’　０００１　”を出力する（ステップ■）。プライ
オリティエンコーダ４１はこの未受付割込要求信号３７
を受けるとこれをエンコ−ドし割込要求コード４２とし
て’　１　”　（チャンネル１）を出力する（ステップ
０）。続いてデコーダ４３はこの割込要求コード４２を
受けてこれをデコードし割込要求信号４４として’００
０１’”を出力する（ステップ０）。次に出力レジスタ
５２はこの割込要求信号４４を入力するとストローブ信
号５３を受けて出力割込要求信号５４として”　ＯＯ０
１”をホストシステムに出力する（ステップ■）。ホス
トシステムはこれを受けると対応する割込処理を実行す
ることになる。

一方策２のアンド回路４６は割込要求信号４４と受信済
割込要求信号３６を入力してこれらの論理和”　ＯＯ０
１”を出力する。またレジスタＩＪ　ニーシブオア回路
４７は第２のアンド回路４６の出力と受信済割込要求信
号３６を入力してこれらの排他的論理和”　０１１０　
”を出力する。インバータ４８はエクスクリユーシブオ
ア回路４７の出力を入力してこれの論理反転値”　１０
０１″′を出力する。また第２のオア回路４９はエクス
クリユーシブオア回路４７の出力を入力してこの論理和
をとり第２の切換信号６４として１”を出力する。

第２の切換器５０は第２の切換信号６４を入力してエク
スクリユーシブオア回路４７の出力とインパーク４８の
出力の中からエクスクリユーシブオア回路４７の出力を
選択する。続いてホストシステムがストローブ信号５３
を出力すると第２の切換器５０は選択値として”　０１
１０　”を出力する（ステップ■）。レジスタ５１は第
２の切換器５０の出力を入力し、またホストシステムか
らストローブ信号５３を受けることにより受信済割込要
求信号３６として’　Ｏｌ　１０　”を出力する（ステ
ップ■）。これにより割込要求制御回路はチャンネル１
に対する要求受付のサイクルを終了する。

以上説明した例では周辺割込要求信号３３がチャンネル
４とチャンネル１に対する割込要求を含んでいたので全
ての要求を受け付けるのに２回のサイクルを必要とした
。周辺割込要求信号３３がこれ以外の場合でもその基本
的な動作は要求受付のサイクル数が異なるだけであり上
で説明したものと変わるところがないのは当然である。

第３図は周辺割込要求信号３３として上の説明で用いた
’　１００１　”以外のいくつかのものを用いた場合に
おける各信号間の関係を表わした説明図である。ただし
、この図に示された各々の結果は上の説明文中にある周
辺割込要求信号３３の値を該当するものに置き換えるこ
とにより容易に導きだせるのでその説明は省略する。

〔発明の効果〕

以上説明したように本発明の割込要求制御回路では受付
済要求信号発生回路を用いて割込サンプリング信号によ
って登録された複数の割込要求信号の中で前回までの割
込受付により既に受け付けられたものを保持するように
した。そして未受付要求優先出力回路により登録された
複数の割込要求信号からこの受付済要求信号発生回路に
保持されたものを排除し、残った割込処理信号の中から
新たに実行すべき１つを決定するようにした。

これにより割込要求の受付を平均化しシステム全体の動
作を安定させると同時にそのスループットを上げる効果
がある。

【図面の簡単な説明】

第１図と第２図は本発明の一実施例を説明するためのも
のであり、このうち第１図は割込要求制御回路の一例を
示したブロック図、第２図は周辺割込要求信号において
チャンネル４とチャンネル１に割込要求があった場合に
ついて各信号間の関係を表わした説明図、第３図はいく
つかの周辺割込要求信号に対する各信号間の関係を表わ
した説明図、第４図と第５図は従来の割込要求制御回路
を説明するためのものであり、このうち第４図は従来の
割込要求制御回路の一例を示したブロック図、第５図は
従来の割込要求制御回路における各信号間の関係を表わ
した説明図である。 ３１・・・・・・入力レジスタ、 ３４・・・・・・入力割込要求信号、 ３５・・・・・・未受付要求優先出力回路、３６・・・
・・・受信済割込要求信号、３７・・・・・・未受付割
込要求信号、３８・・・・・・第１のアンド回路、 ３９・・・・・・第１のオア回路、 ４０・・・・・・第１の切換器、 ４１・・・・・・プライオリティエンコーダ、４２・・
・・・・未受付割込要求コード、４３・・・・・・デコ
ーダ、 ４４・・・・・・割込要求信号、 ４５・・・・・・受付済要求生成回路、４６・・・・・
・第２のアンド回路、 ４７・・・・・・エクスクリユーシブオア回路、４８・
・・・・・インバータ、 ４９・・・・・・第２のオア回路、 ５０・・・・・・第２の切換器、 ５１・・・・・・レジスタ、 ５２・・・・・・出力レジスタ、 ５４・・・・・・出力割込要求信号。

Claims (1)

1. 【特許請求の範囲】 割込サンプリング信号を受けることにより外部から供給
   される複数の割込要求信号を取り込みこれを入力割込要
   求信号として保持する入力レジスタと、 前記入力レジスタから出力される前記入力割込要求信号
   とこの入力割込要求信号の内ホストシステムによって既
   に受付済であるものを示す受付済割込要求信号を入力し
   、前記入力割込要求信号の中でホストシステムがまだ受
   け付けていないことを示す未受付割込要求信号を出力す
   る未受付要求優先出力回路と、 前記未受付割込要求信号を入力してこれを内部で設定さ
   れた優先順位に従ってエンコードし未受付割込要求コー
   ドを出力するエンコーダと、前記未受付割込要求コード
   を入力してこれをデコードし割込要求信号を出力するデ
   コーダと、前記割込要求信号を入力しこれを基に前記受
   付済割込要求信号を生成する受付済要求信号生成回路と
   、 前記割込要求信号を入力し割込ストローブ信号を受ける
   ことによりこれを出力割込要求信号としてホストシステ
   ムに対し出力する出力レジスタとを具備することを特徴
   とする割込要求制御回路。