JPH04282704A - シーケンスコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ストアードプログラ
ム方式のシーケンスコントローラに関するものである。

【０００２】

【従来の技術】従来例の構成を図３を参照しながら説明
する。図３は、従来のシーケンスコントローラを示すブ
ロック図である。

【０００３】図３において、従来のシーケンスコントロ
ーラは、信号を外部から読込む入力装置（１）と、この
入力装置（１）に接続され演算処理を行うＣＰＵ（２）
と、このＣＰＵ（２）に接続されシーケンスプログラム
等を記憶するメモリ（３）と、ＣＰＵ（２）に接続され
信号を外部へ出力する出力装置（４）とから構成されて
いる。

【０００４】つぎに、前述した従来例の動作を図４及び
図５を参照しながら説明する。図４は従来のシーケンス
コントローラの動作を示すフローチャート図、図５はリ
レーシーケンスを示す図である。図５において、Ｘ０、
Ｘ１、Ｘ２、Ｘ３及びＸ４はリレー接点、Ｙ０は出力端
子を示す。

【０００５】シーケンスコントローラは次のように動作
する。まず、入力信号を入力装置（１）から読込む。Ｃ
ＰＵ（２）は、この入力信号に基づいてメモリ（３）に
記憶されているシーケンスプログラムに従って演算処理
を行う。この演算処理の結果が、出力装置（４）を通し
て外部へ出力される。前述した一連の動作は繰り返し行
われ、刻々変化する入力信号に対する応答が得られるよ
うになっている。

【０００６】従来のシーケンスコントローラは、図５に
示すリレーシーケンスを図４に示すフローチャートのよ
うに処理していた。すなわち、ステップ（１０）及び（
１１）においてリレー接点Ｘ０とリレー接点Ｘ１の入力
信号の論理和（ＯＲ）をとる。ステップ（１２）におい
てステップ（１１）の結果（レジスタＡ）とリレー接点
Ｘ２の入力信号の論理積（ＡＮＤ）をとり、またステッ
プ（１３）においてステップ（１２）の結果とリレー接
点Ｘ３の入力信号の論理積をとり、さらにステップ（１
４）においてステップ（１３）の結果とリレー接点Ｘ４
の入力信号の論理積をとり、そしてステップ（１５）に
おいてステップ（１３）の結果を出力端子Ｙ０に出力す
る。

【０００７】一般的に言えば、リレーシーケンスの各リ
レー接点は論理演算に置き換えられ、この論理演算の列
をシーケンスコントローラが逐次的に処理していくこと
でシーケンス制御を実現していた。

【０００８】

【発明が解決しようとする課題】上述したような従来の
シーケンスコントローラでは、リレー接点Ｘ２の入力信
号が「０」である場合、リレー接点Ｘ３、Ｘ４の入力信
号の状態にかかわらず出力端子Ｙ０からの出力信号が「
０」になることがわかる。つまり、図４のステップ（１
３）、（１４）の演算が無駄に行われている。同様に、
リレー接点Ｘ０とＸ１とが共に「０」である場合、ステ
ップ（１２）〜（１４）の演算が冗長である。このよう
に、従来のシーケンスコントローラでは、無駄な論理演
算が頻繁に行われ、これがシーケンス制御の速度を遅く
するという問題点があった。この発明は、前述した問題
点を解決するためになされたもので、効率的にシーケン
スプログラムを処理することができるシーケンスコント
ローラを得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係るシーケン
スコントローラは、次に掲げる手段を備えたものである
。複数の入力信号を論理積演算する場合に前記複数の入
力信号のうち少なくとも１つ「０」があるときは「０」
を出力して演算処理を終了し、論理和演算する場合に前
記複数の入力信号のうち少なくとも１つ「１」があると
きは「１」を出力して前記演算処理を終了する制御手段
。

【００１０】

【作用】この発明においては、制御手段によって、複数
の入力信号を論理積演算する場合に前記複数の入力信号
のうち少なくとも１つ「０」があるときは「０」が出力
されて演算処理が終了され、論理和演算する場合に前記
複数の入力信号のうち少なくとも１つ「１」があるとき
は「１」が出力されて前記演算処理が終了される。

【００１１】

【実施例】この発明の一実施例の構成を図１を参照しな
がら説明する。図１は、この発明の一実施例を示すブロ
ック図であり、入力装置（１）、ＣＰＵ（２）及び出力
装置（４）は上述した従来装置のものと全く同一である
。

【００１２】図１において、この発明の一実施例は、上
述した従来装置のものと全く同一のものと、ＣＰＵ（２
）に接続されたメモリ（３Ａ）とから構成されている。 このメモリ（３Ａ）は、従来のメモリ（３）と物理的に
は同一の構成であるが、本発明によるシーケンスプログ
ラムが記憶されている。

【００１３】つぎに、前述した実施例の動作を図２を参
照しながら説明する。図２は、この発明の一実施例の動
作を示すフローチャート図である。図５に示すリレーシ
ーケンスは図２のフローチャートのように処理される。 図２のシーケンスプログラムは、ビット情報のチェック
と条件判断の列として構成されている。

【００１４】ここで、リレー接点Ｘ４からの入力信号が
「０」の場合を考えてみる。ステップ（２０）の演算に
より、ステップ（２１）〜（２５）の演算が非実行とさ
れ、直ちにステップ（２６）へ移り出力端子Ｙ０から「
０」を出力する。このとき、図５のリレーシーケンスは
ステップ（２０）及び（２６）の演算の実行によって実
現され、高速の応答が得られる。

【００１５】同様に、リレー接点Ｘ４からの入力信号が
「１」で、リレー接点Ｘ３からの入力信号が「０」の場
合、ステップ（２２）〜（２５）の演算が実行されずに
速度向上が見込める。

【００１６】リレー接点Ｘ４の入力信号が「１」、リレ
ー接点Ｘ３の入力信号が「１」、リレー接点Ｘ２の入力
信号が「１」、リレー接点Ｘ１の入力信号が「０」の場
合には、全演算が実行されるが、１つの組合せにすぎず
、全組合せの平均を考えれば処理速度が向上する。

【００１７】この発明の一実施例は、前述したように、
様々な入力信号に対して生じる冗長な演算列はその直前
の演算によって非実行と決め、処理しない。この結果、
シーケンスプログラムの処理時間を減少することができ
るという効果を奏する。

【００１８】

【発明の効果】この発明は、以上説明したとおり、複数
の入力信号を論理積演算する場合に前記複数の入力信号
のうち少なくとも１つ「０」があるときは「０」を出力
して演算処理を終了し、論理和演算する場合に前記複数
の入力信号のうち少なくとも１つ「１」があるときは「
１」を出力して前記演算処理を終了する制御手段を備え
たので、高速にシーケンスプログラムを処理でき、また
、特別のハードウエアを付加せずにソフトウエアのみの
工夫で実現できるので安価な装置を提供することができ
るという効果を奏する。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】この発明の一実施例の動作を示すフローチャー
ト図である。

【図３】従来のシーケンスコントローラを示すブロック
図である。

【図４】従来のシーケンスコントローラの動作を示すフ
ローチャート図である。

【図５】この発明の一実施例及び従来例の説明に用いる
リレーシーケンスを示す図である。

【符号の説明】

（１）　　　　入力装置 （２）　　　　ＣＰＵ （３Ａ）　　　　メモリ （４）　　　　出力装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数の入力信号を論理積演算する場合
   に前記複数の入力信号のうち少なくとも１つ「０」があ
   るときは「０」を出力して演算処理を終了し、論理和演
   算する場合に前記複数の入力信号のうち少なくとも１つ
   「１」があるときは「１」を出力して前記演算処理を終
   了する制御手段を備えたことを特徴とするシーケンスコ
   ントローラ。