JPH01128290A - スタティック型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スタティック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関し、周辺回路がＣＭＯ８（相補型Ｍ
Ｏ３）回路により構成されるものに利用して有効な技術
に関するものである。

（従来の技術〕 ＭＯＳＦＥＴ　（絶縁ゲート型電界効果トランジスタ）
により構成されたスタティック型ＲＡＭにおけるメモリ
セルは、例えばゲート・ドレインが交差結合された一対
゛の駆動ＭＯＳＦＥＴとその負荷素子とからなるスタテ
ィック型フリップフロップ回路と一対の伝送ゲー１−Ｍ
０３ＦＥＴとから構成される。メモリアレイは、マトリ
ックス配置される複数のメモリセルとともに複数対の相
補データ線を含み、それぞれの相補データ線には、それ
と対応されるべきメモリセルの入出力端子が結合される
。相補データ線のそれぞれと回路の電源端子との間には
、定常的にオン状態にされるＭＯＳＦＥＴからなるよう
な負荷抵抗が設けられる（データ線に負荷抵抗が結合さ
れたＲＡＭについては、例えば米国特許箱４，２７２，
８３４号明細書参照）。

〔発明が解決しようとする問題点〕

上記ＲＡＭにあっては、１つのワード線が選択状態にさ
れると、それに結合されたメモリセルの伝送ゲートＭＯ
ＳＦＥＴが全てオン状態にされる。

それ故、１つのメモリセルに対して読み出し又は書き込
みを行う場合においても、上記ワード線に結合されたメ
モリセルにおいて実質的には無意味な読み出し動作が行
われる結果電流消費が生じる。

すなわち、上記のように伝送ゲートＭＯＳＦＥＴがオン
状態にされると、相補データ線の負荷抵抗と伝送ゲート
ＭＯＳＦＥＴ及びオン状態に維持された駆動ＭＯＳ　Ｆ
　ＥＴとの間で直流電流が流れるものとなる。

この発明の目的は、低消費電力化を図ったスタティック
型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を節単に説明すれば、下記の通りである。

すなわち、メモリセルに設けられるアドレス選択用の伝
送ゲートＭＯＳＦＥＴとして、Ｙ系のアドレス選択線に
より制御されるものと、Ｙ系のアドレス選択線により制
御されるものとを直列形態に設けるものである。

〔作　用〕

上記した手段によれば、Ｙ系のアドレスとＹ系のアドレ
スにより指定された１つのメモリセルのみが選択状態に
なるため、低消費電力化を実現できる。

Ｃ実施例〕 第１図ｔこは、この発明の一実施例の回路図が示されて
いる。特に制限されないが、同図のＲＡＭは、公知のＣ
ＭＯＳ集積回路の製造技術によって、単結晶シリコンか
らなるような１個の半導体基板上において形成される。

メモリセルを構成するＭＯＳ　Ｆ　ＥＴは、Ｎチャンネ
ル型とされ、Ｎ型半導体基板上に形成されたＰ型台エル
領域上に形成される。ＰチャンネルＭＯ８ＦＥＴは、Ｎ
型半導体基板上に形成される。

Ｎチャンネル型ＭＯＳＦＥＴの基体ゲートとしてのＰ型
ウェル領域は、回路の接地端子に結合され、Ｐチャンネ
ル型ＭＯＳ　Ｆ　ＥＴの共通の基体ゲートとしてのＮ型
半導体基板は、回路の電源端子に結合される。なお、メ
モリセルを構成するＭＯＳＦＥＴをウェル領域に形成す
る構成は、α線等によって引き起こされるメモリセルの
蓄積情報の誤った反転を防止する上で効果的である。

メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルＭＣ，
ワード線ＷＯないしＷｎ及び相補データ線Ｄｏ、Ｄｏな
いしＤｉ、Ｄｉから構成されている。

メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として例示的に示されてい
るように、ゲートとドレインが互いに交差結線されかつ
ソースが回路の接地点ＧＮＤに結合された記憶（駆動）
ＭＯＳＦＥＴＱＩ。

Ｑ２と、上記ＭＯＳＦＥＴＱＩ、Ｑ２のドレインと電源
端子Ｖｃｃとの間に設けられたポリ　（多結晶）シリコ
ン層からなる高抵抗Ｒ１，Ｒ２とを含んでいる。そして
、この実施例では、低消費電力化を実現するため、上記
ＭＯＳＦＥＴＱＩ、Ｑ２の共通接続点と一対からなる相
補データ線Ｄｏ。

Ｄｏとの間に２組の伝送ゲートＭＯＳＦＥＴが設けられ
る。一方の組を構成する一対の伝送ゲートＭＯＳＦＥＴ
Ｑ３．Ｑ４のゲートは、同図において横方向に延長され
るＹ系のアドレス選択線であるワード線ＷＯに結合され
る。他方の組を構成する伝送ゲートＭＯＳＦＥＴＱ５．
Ｑ６のゲートは、特に制限されないが、メモリセル内で
共通化され、同図において縦方向番こ延長されるＹ系の
アドレス選択線ＹＳＯに結合される。それ故、上記Ｙ系
のアドレス選択線ＹＳＯは、後述するカラムスイソ子回
路を構成するＭＯＳＦＥＴＱＩ　１．Ｑｌ　２のゲート
電極との接続点からそのまま上方向に延長される。

同じ行に配置された他のメモリセルにおける上記伝送ゲ
ートＭＯＳＦＥＴＱ３．Ｑ４と同様な一方の組の伝送ゲ
ートＭＯＳ　Ｆ　ＥＴのゲートは、それぞれ例示的に示
された対応するワード線ＷＯ〜Ｗｎ等に共通に接続され
、同じ列に配置された他のメモリセルにおける上記伝送
ゲートＭＯＳＦＥＴＱ５．Ｑ６と同様な他方の組の伝送
ゲートＭＯＳＦＥＴのゲートは、それぞれ例示的に示さ
れていた対応するＹ系のアドレス選択線ｙ、ｓｏ、ｙｓ
１に共通に接続される。

上記２組の伝送ゲートＭＯＳＦＥＴを介したメモリセル
入出力端子は、それぞれ例示的に示された対応する一対
の相補データ線（ビット線又はデイジット線）Ｄｏ、Ｄ
ｏ及びＤＩ、ＤＩ等にそれぞれ共通に接続されている。

上記メモリセルにおいて、ＭＯＳＦＥＴＱＩ。

Ｑ２及び抵抗Ｒ１，Ｒ２は、一種のフリップフロップ回
路を構成しているが、情報保持状態における動作点は、
普通の意味でのフリップフロップ回路のそれと随分異な
る。すなわち、上記メモリセルＭＣにおいて、それを低
消費電力にさせるため、その抵抗Ｒ１は、ＭＯＳＦＥＴ
ＱＩがオフ状態にされているときのＭＯＳＦＥＴＱ２の
ゲート電圧をそのしきい値電圧よりも若干高い電圧に維
持させることができる程度の著しく高い抵抗値にされる
。同様に抵抗Ｒ２も高抵抗値にされる。言い換えると、
上記抵抗Ｒ１、Ｒ２は、ＭＯＳ　Ｆ　ＥＴＱｌ、Ｑ２の
ドレインリーク電流を補償できる程度の高抵抗にされる
。抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ２のゲート容量（
図示しない）に蓄積されている情報電荷が放電させられ
てしまうのを防ぐ程度の電流供給能力を持つ。

この実施例に従うと、ＲＡＭがＣＭＯＳ−ＩＣ（集積回
路）技術によって製造されるにもかかわらず、上記のよ
うにメモリセルＭＣはＮチャンネルＭＯＳＦＥＴとポリ
シリコン抵抗素子とから構成される。この構成において
、メモリセル及びメモリアレイは、上記ポリシリコン抵
抗素子に代えてＰチャンネルＭＯＳ　Ｆ　ＥＴを用いる
場合に比べ、その大きさを小さくできる。すなわち、ポ
リシリコン抵抗を用いた場合、駆動ＭＯＳＦＥＴＱＩ又
はＱ２のゲート電極と一体的に形成できるとともに、そ
れ自体のサイズを小型化できる。そして、Ｐチャンネル
ＭＯ８ＦＥＴを用いたときのように、駆動ＭＯＳＦＥＴ
ＱＩ、Ｑ２から比較的大きな距離を持って離さなければ
ならないことがないので無駄な空白部分が生じない。

同図において、各相補データ線Ｄｏ、ＤＯ及びＤＩ、Ｄ
ｉと電源電圧Ｖｃｃとの間には、そのゲートに定常的に
電源電圧Ｖｃｃが供給されることによって抵抗素子とし
て作用する負荷ＭＯＳＦＥＴＱ７〜ＱＩＯが設けられる
。

同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
−ＤＣＲを構成するノア（ＮＯＲ）ゲート回路Ｇ１で形
成された出力信号によって選択される。このことは、他
のワード線Ｗｎについても同様である。

上記Ｘアドレスデコーダ＞；　−Ｄ　ＣＲは、相互にお
いて類似のノアゲート回路Ｇｌ、Ｇ２等により構成され
る。これらのノアゲート回路Ｇｌ、０２等の入力端子に
は、複数ビットからなるアドレス信号ＡＸが所定の組合
せをもって印加される。上記アドレス信号ＡＸは、この
実施例のＲＡＭが、マイクロコンピュータ等のような半
導体集積回路装置に内蔵される場合、内部のアドレスバ
スから供給される。また、この実施例のＲＡＭが１つの
独立した半導体集積回路装置に構成される場合、他の適
当な回路装置から供給される。この場合、外部端子から
アドレス信号が供給される構成を採るため、適当なアド
レスバッファによって上記アドレス信号ＡＸが形成され
る。

上記メモリアレイにおける一対の相補データ線Ｄｏ、Ｄ
ｏ及びＤｉ、ＤＩは、それぞれデータ線選択のための伝
送ゲートＭＯＳＦＥＴＱＩ　１．Ｑｌ２及びＱｌ３．　
　Ｑｌ４から構成されたカラムスイッチ回路を介してコ
モン相補データＨｃＤ、ｃ１に接続される。このコモン
相補データ線ＣＤ。

ＣＤ？ごは、読み出し回路ＲＡの入力端子と、書込み回
路ＷＡの出力端子が接続される。上記読み出し回路ＲＡ
は、データ出力端子Ｄｏｕｔに読み出し信号を送出し、
書込み回路ＷＡの入力端子は、データ入力端子Ｄｉｎか
ら供給される書込みデータ信号を受ける。

上記読み出し回路ＲΔは、図示しない制御回路から供給
される代表的な制御信号Ｒによってその動作が制御され
る。読み出し回路ＲＡは、それが動作状態にされている
ときにコモン相補データ線ＣＤ及びＣＤに供給されるデ
ータ信号を増幅し、増幅したデータ信号をデータ出力端
子Ｄｏｕｔに出力する。読み出し回路ＲＡは、それが非
動作状態にされているときに、その出力端子を高インピ
ーダンス状態もしくはフローティング状態にする。

書き込み回路ＷＡは、代表的な制御信号Ｗによってその
動作が制御され、動作状態にされているときにデータ入
力端子Ｄｉｎに供給されている入力データと対応する相
補データ信号をコモン相補データ線ＣＤ、ＣＤに出力す
る。書き込み回路ＷＡは、それが非動作状態にされてい
るときにその一対の出力端子を高インピーダンス状態も
しくはフローティング状態にする。

カラムスイッチ回路を構成するＭ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑｌｌ、Ｑ１２及びＱ１３．Ｑ１４のゲートは、それぞ
れＹアドレスデコーダＹ−ＤＣＲによって形成される選
択線ＹＳＯ，ＹＳＩＬこ結合される。このＹアドレスデ
コーダＹ−ＤＣＲは、相互において類似の構成とされた
ノアゲート回路Ｇ３，０４等により構成される。これら
のノアゲート回路Ｇ３、Ｇ４等Ｃごば、前記同様な複数
ピッＩ〜からなるアドレス信号ＡＹが所定の組合せをも
って印加される。

上記構成においては、メモリアレイＭ−ＡＲＹがｎ＋１
行、ｍ列からなる場合、１つのワード線が選択されたと
き、それに結合されろｍ個のメモリセルのうち、Ｙ選択
線がハイレヘルの選択状態にされた１つのメモリセルの
みが、それに対応した相補データ線に結合され、書き込
み又は読み出しが行われる。そして、残りのｍ−１のメ
モリセルにおいては、上記のようにワード線が選択され
るにも係わらず、他のＹ選択線がロウレベルにされる結
果、それに対応した一対の伝送ゲートＭＯＳＦＥＴがオ
フ状態にされる。したがって、従来のように他の相補デ
ータ線の負荷ＭＯＳ　Ｆ　ＥＴとメモリセルとの間で流
れる直流電流が生じないから低消費電力化を図ることが
できる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）メモリセルに設けられるアドレス選択用の伝送ゲ
ートＭＯＳＦＥＴとして、Ｘ系のアドレス選択線により
制御されるものと、Ｙ系のアドレス選択線により制御さ
れるものとを直列形態に設けることにより、Ｘ系のアド
レスとＹ系のアドレスにより指定された１つのメモリセ
ルのみが選択状態になるため、低消費電力化を実現でき
るとい・）効果が得られる。

（２）上記（１）により、そのメモリアクセス状態にお
いても低消費電力化が図られるから、ラップトツブ型の
マイクロコンピュータ等のような携帯用の７イクロコン
ピュータ機能を持・つ情報処理装置を単にＲＡＭのハッ
クアップのみに限らず電池駆動することが容易になると
いう効果が得られる。

（３）同一のデータ線」−にＦｆ２Ｍされるメモリセル
の数は、相補データ線の寄生容量を増加させるものであ
り、メモリセルアクセス速度と密接な関係がある。この
実施例では、上記ワード線に多数のメモリセルを結合さ
−ヒても、消費電流が増加しないから同じ記憶容量を持
たーｌる場名、ワード線に結合させるメモリセルの数を
多くして、その力柑補データ線に３吉合させるメモリセ
ルを？成らずことができるため、メモリアクセスの高速
１とも実現できるとい・う効果が得られる。

以上本究明者によってなされた発明を実施例に基づへ具
体的に説明したが、この発明は一ヒ記実施例に県定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはい・うまでもない。例えば、カラムス
イッチ回路としては、上記のような一対のス・１′ソチ
ＭＯ３ｆ’ＥＴＱ］１゜Ｑ１２等の他、それ人並列形！
、・ムにさね、たＩ〕チャンネルＭＯＳ　Ｆ　ＥＴとＮ
チャンネルＭＯＳＦＥＴからなるＣＭＯＳスイッチ回路
を用いるもの、あるいは上記ＭＯＳＦＥＴＱＩ　１とＱ
１２等に加えて相補データ線Ｄｏ、ＤＯ等を短絡するＰ
チャンネルＭＯＳＦＥＴを追加するものであってもよい
。

この場合、Ｙ選択線がロウレベルの非選択状態のとき、
ＰチャンネルＭＯＳＦＥＴがオン状態になって相補デー
タ線Ｄｏ、ＤＯ等を短絡してイコライズを実施すること
ができる。メモリセルは、ＰチャンネルＭＯＳＦＥＴと
ＮチャンネルＭＯＳＦＥＴとを組合せて構成された完全
ＣＭＯＳスタティック型フリップフロ７１回路を用いる
ものであってもよい。この場合には、そのメモリセルの
占有面積が比較的大きくなるが、メモリセル自身での低
消費電力化も可能となる。

この発明は、スタティック型ＲＡＭとして広く利用でき
、例えば１チツプのマイクロコンピュータ等のような半
湛体集積回路装置に内蔵されるものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を節単に説明すれば、下記の通りである
。すなわち、メモリセルに設けられるアドレス選択用の
伝送ゲートＭＯＳＦＥＴとして、Ｘ系のアドレス選択線
により制御されるものと、Ｙ系のアドレス選択線により
制御されるものとを直列形態に設けることにより、Ｘ系
のアドレスとＹ系のアドレスにより指定された１つのメ
モリセルのみが選択状態になるため、低消費電力化を実
現できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すスタティック型Ｒ
ＡＭの回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、Ｘ−ＤＣＲ・・Ｘアドレ
スデコーダ、Ｙ−ＤＣＲ・・Ｘアドレスデコーダ、ＭＣ
・・メモリセル、ＷＡ・・書込み回路、ＲＡ・・読み出
し回路

Claims (1)

1. 【特許請求の範囲】 １、ゲートとドレインが交差結合された一対の記憶用Ｍ
   ＯＳＦＥＴと、上記一対の記憶用ＭＯＳＦＥＴのドレイ
   ンと一対の相補データ線との間にそれぞれ直列形態に設
   けられ、Ｘ系のアドレス選択線にゲートが結合された一
   対の伝送ゲートＭＯＳＦＥＴ及びＹ系のアドレス選択線
   にゲートが結合された一対の伝送ゲートＭＯＳＦＥＴと
   からなるメモリセルを含むことを特徴とするスタティッ
   ク型ＲＡＭ。 ２、上記一対の記憶用ＭＯＳＦＥＴのドレインと電源電
   圧端子との間には、それぞれ情報保持用の高抵抗手段が
   設けられるものであることを特徴とする特許請求の範囲
   第１項記載のスタティック型ＲＡＭ。 ３、上記メモリセルの選択動作を行うアドレス選択回路
   は、ＣＭＯＳ回路により構成されるものであることを特
   徴とする特許請求の範囲第１又は第２項記載のスタティ
   ック型ＲＡＭ。