JPH01128293A - ワード線駆動方式 - Google Patents
ワード線駆動方式Info
- Publication number
- JPH01128293A JPH01128293A JP62286098A JP28609887A JPH01128293A JP H01128293 A JPH01128293 A JP H01128293A JP 62286098 A JP62286098 A JP 62286098A JP 28609887 A JP28609887 A JP 28609887A JP H01128293 A JPH01128293 A JP H01128293A
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- word
- bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は横方向複数のワード線でアドレスを、縦方向複
数のビット線でビットデータを選択するマトリックスセ
ルメモリに関し、 前記ワード線における不良の発生を少なくすることを目
的とし、 前記ワード線のワードアドレスデコーダと反対の端部に
ワードアドレス信号を分岐供給する同じワードアドレス
デコーダを設け、ワード線の両側から同時に駆動するよ
うに構成する。
数のビット線でビットデータを選択するマトリックスセ
ルメモリに関し、 前記ワード線における不良の発生を少なくすることを目
的とし、 前記ワード線のワードアドレスデコーダと反対の端部に
ワードアドレス信号を分岐供給する同じワードアドレス
デコーダを設け、ワード線の両側から同時に駆動するよ
うに構成する。
本発明は横方向複数のワード線でアドレスを、縦方向複
数のビット線でビットデータを選択するマトリックスセ
ルメモリに関するものである。
数のビット線でビットデータを選択するマトリックスセ
ルメモリに関するものである。
従来、ＩＣメモリの一方式として、素子当シの消費電力
を抑えるため、１本のワード線で多ｊｘりのメモリセル
を同時にアクセスし、多ビツト入出力データの書込み、
読出しを行なうマトリックスセルメモリ方式が多用され
ている。
を抑えるため、１本のワード線で多ｊｘりのメモリセル
を同時にアクセスし、多ビツト入出力データの書込み、
読出しを行なうマトリックスセルメモリ方式が多用され
ている。
第３図（ａ）〜（ｃ）は従来例の説明図であシ、同図（
α）はその概略図である。すなわち、マトリックスに配
列されたセルメモリ１の横方向複数のワード線に対しワ
ードアドレスを選択するワードアドレスデコーダ２を、
また選択されたワード線のうちの所定ビットデータに対
応するカラムアドレスを選択するカラムデコーダ３を設
け、出力り。値を取出す。制御部４は入力Ｄ（％を入れ
てリード、ライト制御を行なう。
α）はその概略図である。すなわち、マトリックスに配
列されたセルメモリ１の横方向複数のワード線に対しワ
ードアドレスを選択するワードアドレスデコーダ２を、
また選択されたワード線のうちの所定ビットデータに対
応するカラムアドレスを選択するカラムデコーダ３を設
け、出力り。値を取出す。制御部４は入力Ｄ（％を入れ
てリード、ライト制御を行なう。
同図（ｂ） 、 （Ｃ）は従来例の要部の詳細図を示す
。
。
同図（ｂ）では、外部から加えられたワードアドレス信
号をアドレスバッファ２−１で受はワードデコーダ２で
ワード線ドライバ２−２の内の１つを選択し、マトリッ
クスセルメモリ１のワード線１−１の内の１本を付勢す
る。付勢されたワード線１−１に接続されている全ての
セル１−２がビット線１−３上に読出され、カラムデコ
ーダ３によって選択された一部の情報り。２ｔがセンス
・アンプ（ＳＡ） ３−１から出力される。この例の場
合カラムデコーダ３はビット線１−３の内の１本だけを
選択するので１メモリセルの情報だけが出力される。
号をアドレスバッファ２−１で受はワードデコーダ２で
ワード線ドライバ２−２の内の１つを選択し、マトリッ
クスセルメモリ１のワード線１−１の内の１本を付勢す
る。付勢されたワード線１−１に接続されている全ての
セル１−２がビット線１−３上に読出され、カラムデコ
ーダ３によって選択された一部の情報り。２ｔがセンス
・アンプ（ＳＡ） ３−１から出力される。この例の場
合カラムデコーダ３はビット線１−３の内の１本だけを
選択するので１メモリセルの情報だけが出力される。
これに対し、同図（Ｃ）の構成ではカラムデコーダ３′
が複数分割され、たとえば４分割され、各分割４ピツト
が並列出力され、センス・アンプ（ＳＡ）３−１が複数
個設けられ複数の情報がＤ′ｏ□ｔに出力される。
が複数分割され、たとえば４分割され、各分割４ピツト
が並列出力され、センス・アンプ（ＳＡ）３−１が複数
個設けられ複数の情報がＤ′ｏ□ｔに出力される。
上述のＩＣメモリにおける不良の種類は、発生頻度の最
も大きい１つのセルが不良となる単ビツト不良の外、ワ
ードデコーダやワード線ドライバネ良を含めたワード線
不良、およびセンスアンプ不良を含めたビット線不良の
３つのモードが考えられる。
も大きい１つのセルが不良となる単ビツト不良の外、ワ
ードデコーダやワード線ドライバネ良を含めたワード線
不良、およびセンスアンプ不良を含めたビット線不良の
３つのモードが考えられる。
前述の第３図（６）の構成によるカラムデコーダ３から
１ビツト出力している場合には、上記３モード、すなわ
ち単ビット、ワード線、ビット線不良の何れが発生して
も、システムから見た場合には１ビツト不良と見え、こ
れはよく知られたＦＣＣ回路を用いることにより簡単に
正しい情報に訂正可能である。
１ビツト出力している場合には、上記３モード、すなわ
ち単ビット、ワード線、ビット線不良の何れが発生して
も、システムから見た場合には１ビツト不良と見え、こ
れはよく知られたＦＣＣ回路を用いることにより簡単に
正しい情報に訂正可能である。
しかし、同図（Ｃ）に示したよりなカラムデコーダ３′
から複数の情報が出力される場合には、単ビツト不良と
ビット線不良モードであれば、同図（６）と同様に訂正
可能であるが、ワード線不良の場合は不良ワード線に接
続されるセルがほとんど読出し不能となシタビット以上
の不良が発生する確率が大きいから多ビツトエラーとな
シ簡単なＦＣＣ回路では訂正することができないという
問題点が起る。
から複数の情報が出力される場合には、単ビツト不良と
ビット線不良モードであれば、同図（６）と同様に訂正
可能であるが、ワード線不良の場合は不良ワード線に接
続されるセルがほとんど読出し不能となシタビット以上
の不良が発生する確率が大きいから多ビツトエラーとな
シ簡単なＦＣＣ回路では訂正することができないという
問題点が起る。
本発明の目的は、マトリックスセルメモリにおけるワー
ド線不良の発生を防止するようにしたワード線駆動方式
を提供することにある。
ド線不良の発生を防止するようにしたワード線駆動方式
を提供することにある。
前記目的を達成するため、本発明においては、マトリッ
クスセルメモリのワード線の両端部にワードアドレスを
分岐して供給するワードアドレスデコーダを鏡対称にワ
ード線ドライバとともに設けたものである。
クスセルメモリのワード線の両端部にワードアドレスを
分岐して供給するワードアドレスデコーダを鏡対称にワ
ード線ドライバとともに設けたものである。
第１図の原理説明図に示すように、第３図（ｃ）におけ
る従来のワード線１−１のワードアドレスデコーダ２の
反対の端部に、同じワードアドレスデコーダ１１をワー
ド線ドライバ１１−１と共に鏡対称に設け、ワードアド
レス信号線１ｏにょシ分岐供給する。従ってワード線１
−１は常に両端から同時付勢されるから、たとえばＡ点
で切断が起っても両方のメモリセル１−２．ビン）ｉｌ
−３とも生きていることになる。また一方のワードアド
レスデコーダやワード線ドライバが不良となっても、他
方のワードアドレスデコーダやワード線ドライバにより
そのワード線は支障なく付勢される。
る従来のワード線１−１のワードアドレスデコーダ２の
反対の端部に、同じワードアドレスデコーダ１１をワー
ド線ドライバ１１−１と共に鏡対称に設け、ワードアド
レス信号線１ｏにょシ分岐供給する。従ってワード線１
−１は常に両端から同時付勢されるから、たとえばＡ点
で切断が起っても両方のメモリセル１−２．ビン）ｉｌ
−３とも生きていることになる。また一方のワードアド
レスデコーダやワード線ドライバが不良となっても、他
方のワードアドレスデコーダやワード線ドライバにより
そのワード線は支障なく付勢される。
〔実施例り
第２図は本発明の実施例の構成説明図である。
同図は、従来問題となった第３図（６）の構成、すなわ
ち複数に分割したカラムデコーダ６′から並列データＤ
寵ｔを取出した場合に、第１図の本発明の原理を適用し
たものである。
ち複数に分割したカラムデコーダ６′から並列データＤ
寵ｔを取出した場合に、第１図の本発明の原理を適用し
たものである。
マトリックスセルメモリ１を構成する各ワード線１−１
に対し、アドレスデコーダ２０反対端部にワードアドレ
スデコーダ１１とワード線ドライバ１１−１とを鏡対称
に設け、ワードアドレスデコーダ２の入力ワードアドレ
ス信号線を分岐線１０で分岐し並列入力させたものであ
る。
に対し、アドレスデコーダ２０反対端部にワードアドレ
スデコーダ１１とワード線ドライバ１１−１とを鏡対称
に設け、ワードアドレスデコーダ２の入力ワードアドレ
ス信号線を分岐線１０で分岐し並列入力させたものであ
る。
これにより、作用で前述したように、ワード線１−１が
断線した場合には両側のワードアドレスデコーダとワー
ド線ドライバによりワード線に接続される各メモリセル
を常に付勢状態におくことができ、またワードアドレス
デコーダまたはワード線ドライバの片側が不良となって
も他方で補なうことができる。
断線した場合には両側のワードアドレスデコーダとワー
ド線ドライバによりワード線に接続される各メモリセル
を常に付勢状態におくことができ、またワードアドレス
デコーダまたはワード線ドライバの片側が不良となって
も他方で補なうことができる。
従ってこれらのワード線エラー外の前述した単ビツトエ
ラーおよびビット線エラーを含めた３モードエラーは何
れも１ビツトエラー訂正のＥＣＣ回路の対象となシ得て
訂正可能となる。
ラーおよびビット線エラーを含めた３モードエラーは何
れも１ビツトエラー訂正のＥＣＣ回路の対象となシ得て
訂正可能となる。
以上説明したように、本発明によれば、従来力ラムデコ
ーダを分割し並列出力するような場合に、ワード線不良
が起ると、これを訂正することが困難であったのに対し
、ワード線不良が少なくなシ１ビット訂正の簡単なＥＣ
Ｃ回路を用いるだけで、上記構成の信頼性の格段の向上
をもたらし、用途の拡大に資するところが大きい。
ーダを分割し並列出力するような場合に、ワード線不良
が起ると、これを訂正することが困難であったのに対し
、ワード線不良が少なくなシ１ビット訂正の簡単なＥＣ
Ｃ回路を用いるだけで、上記構成の信頼性の格段の向上
をもたらし、用途の拡大に資するところが大きい。
第１図は本発明の原理説明図、第２図は本発明の実施例
の構成説明図、第３図（ａ）、 （ｂ） 、 （Ｃ）は
従来例の説明図であシ、図中、１はマトリックスセルメ
モリ、１−１はワード線、１−２はメモリセル、１−３
はビット線、２．１１はワードアドレスデコーダ、２−
２．１１−１はワード線ドライバ、３′はカラムデコー
ダ、３’−１はセンスアンプを示す。
の構成説明図、第３図（ａ）、 （ｂ） 、 （Ｃ）は
従来例の説明図であシ、図中、１はマトリックスセルメ
モリ、１−１はワード線、１−２はメモリセル、１−３
はビット線、２．１１はワードアドレスデコーダ、２−
２．１１−１はワード線ドライバ、３′はカラムデコー
ダ、３’−１はセンスアンプを示す。
Claims (1)
- 【特許請求の範囲】 ワードアドレス信号をワードアドレスデコーダに入れア
ドレス指定してワード線を選択し、該ワード線上に接続
されたメモリセルを付勢し、該メモリセルをカラムデコ
ーダによりビットデータに対応するメモリセルを選択し
て出力するマトリックスセルメモリにおいて、 前記ワード線のワードアドレスデコーダと反対の端部に
前記ワードアドレス信号を分岐供給する同じワードアド
レスデコーダを設け、 ワード線の両側から同時に駆動することを特徴とするワ
ード線駆動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286098A JPH01128293A (ja) | 1987-11-12 | 1987-11-12 | ワード線駆動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286098A JPH01128293A (ja) | 1987-11-12 | 1987-11-12 | ワード線駆動方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01128293A true JPH01128293A (ja) | 1989-05-19 |
Family
ID=17699914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286098A Pending JPH01128293A (ja) | 1987-11-12 | 1987-11-12 | ワード線駆動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01128293A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04254988A (ja) * | 1991-02-07 | 1992-09-10 | Nec Corp | 半導体メモリ装置 |
| US5926432A (en) * | 1997-02-06 | 1999-07-20 | Sharp Kabushiki Kaisha | Semiconductor storage device having a hierarchical bit line structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683892A (en) * | 1979-12-12 | 1981-07-08 | Toshiba Corp | Semiconductor memory device |
-
1987
- 1987-11-12 JP JP62286098A patent/JPH01128293A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683892A (en) * | 1979-12-12 | 1981-07-08 | Toshiba Corp | Semiconductor memory device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04254988A (ja) * | 1991-02-07 | 1992-09-10 | Nec Corp | 半導体メモリ装置 |
| US5926432A (en) * | 1997-02-06 | 1999-07-20 | Sharp Kabushiki Kaisha | Semiconductor storage device having a hierarchical bit line structure |
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