JPS58200351A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
- Publication number
- JPS58200351A JPS58200351A JP57081310A JP8131082A JPS58200351A JP S58200351 A JPS58200351 A JP S58200351A JP 57081310 A JP57081310 A JP 57081310A JP 8131082 A JP8131082 A JP 8131082A JP S58200351 A JPS58200351 A JP S58200351A
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- JP
- Japan
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- circuit
- error
- error correction
- input
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコンピュータ等に使用される転送情報の誤シ訂
正回路に関する。
正回路に関する。
一般に、記憶装置においては、装置の信頼性を上げるた
めにメモリ読出し情報に対して誤りを検出し、これを訂
正する誤シ訂正機能の付加されたものが多い。このよう
々記憶装置用談り訂正回路の一例として、ハミング符号
による１ビツトエラー訂正および２ビツトエラー検出を
行なうことのできる従来例につき、第１図のブロック図
を参照して説明する。この図において、入力情報線１か
ら入力した情報は情報保持回路２に保持された後。
めにメモリ読出し情報に対して誤りを検出し、これを訂
正する誤シ訂正機能の付加されたものが多い。このよう
々記憶装置用談り訂正回路の一例として、ハミング符号
による１ビツトエラー訂正および２ビツトエラー検出を
行なうことのできる従来例につき、第１図のブロック図
を参照して説明する。この図において、入力情報線１か
ら入力した情報は情報保持回路２に保持された後。
その出力側に接続された情報選択回路３に加えられて後
述する書込み情報との選択が行われる。情報選択回路３
の出力はノ・ミンク符号生成回路４に与えられ、ここで
ハミング符号を生成したのち情報選択回路３の出力とと
もに書込み情報保持回路５に入力して保持される。この
書込み情報保持回路５の出力は、メモリ・・モージュー
ル制御線１２およびアドレス信号線１３を介して与えら
れる信号によシ制御されてメモリモジー−ル６に書き込
まれる。
述する書込み情報との選択が行われる。情報選択回路３
の出力はノ・ミンク符号生成回路４に与えられ、ここで
ハミング符号を生成したのち情報選択回路３の出力とと
もに書込み情報保持回路５に入力して保持される。この
書込み情報保持回路５の出力は、メモリ・・モージュー
ル制御線１２およびアドレス信号線１３を介して与えら
れる信号によシ制御されてメモリモジー−ル６に書き込
まれる。
次に、読み出し時には、メモリモジュール、６において
アドレス信号線１３およびメモリモジュール制御線１２
を介しての制御によシ記憶されていた情報が読み出され
、誤シ訂正回路７の読出し情報保持回路７−１に与えら
れて保持される。読出し情報保持回路７−ｊの出力はハ
ミング符号解読回路７−２に与えられてハミング符号が
解読され、保持回路７−１の情報とともにエラー修正回
路７−３に入力される。そして、与えられた情報にエラ
ーがあれば、ここで訂正される。エラー修正回路７−３
の出力は情報線８を通して外部装置（図示せず）へ読出
し情報として出力される。なお、制御線９゜１０および
１１はそれぞれ情報保持回路２ 、７−１および５の情
報を出力するための制御線である。
アドレス信号線１３およびメモリモジュール制御線１２
を介しての制御によシ記憶されていた情報が読み出され
、誤シ訂正回路７の読出し情報保持回路７−１に与えら
れて保持される。読出し情報保持回路７−ｊの出力はハ
ミング符号解読回路７−２に与えられてハミング符号が
解読され、保持回路７−１の情報とともにエラー修正回
路７−３に入力される。そして、与えられた情報にエラ
ーがあれば、ここで訂正される。エラー修正回路７−３
の出力は情報線８を通して外部装置（図示せず）へ読出
し情報として出力される。なお、制御線９゜１０および
１１はそれぞれ情報保持回路２ 、７−１および５の情
報を出力するための制御線である。
ところで、このような従来例によれば、メモリモジュー
ル６から読み出された情報は、常にハミング符号解読回
路７−２とエラー修正回路７−３とによシ訂正されてか
ら出力されるが、実際の記憶装置において読み出しエラ
ーが発生する確率は小さく、多くの場合は時間を無駄に
消費することになる。このため、記憶装置において高速
読出しが要求される場合、読出し情報保持回路７−１に
保持されたメモリモジュール６からの読出し情報は、直
接外部装置に向けて先行出力される。そして、もし、こ
の読出し情報にエラーがあった場合には。
ル６から読み出された情報は、常にハミング符号解読回
路７−２とエラー修正回路７−３とによシ訂正されてか
ら出力されるが、実際の記憶装置において読み出しエラ
ーが発生する確率は小さく、多くの場合は時間を無駄に
消費することになる。このため、記憶装置において高速
読出しが要求される場合、読出し情報保持回路７−１に
保持されたメモリモジュール６からの読出し情報は、直
接外部装置に向けて先行出力される。そして、もし、こ
の読出し情報にエラーがあった場合には。
追ってエラーの存在を外部装置に知らせ、前記ノ・ミン
グ符号解読回路とエラー修正回路とによシェラ−の訂正
された読出し情報を出力するようになっている。図に見
られる破線による引出し線はメモリ６からの読出し情報
を出力するための読出し情報出力線である。しかし乍ら
、最近における処理の高速性、経済性および小型化の要
求から、誤シ訂正回路にＬＳＩ化を計ろうとすると、
ＬＳＩのビン数の制限によシ上記メモリ読出し情報のた
めの出力線を引出すことができないという問題が残され
ていた。
グ符号解読回路とエラー修正回路とによシェラ−の訂正
された読出し情報を出力するようになっている。図に見
られる破線による引出し線はメモリ６からの読出し情報
を出力するための読出し情報出力線である。しかし乍ら
、最近における処理の高速性、経済性および小型化の要
求から、誤シ訂正回路にＬＳＩ化を計ろうとすると、
ＬＳＩのビン数の制限によシ上記メモリ読出し情報のた
めの出力線を引出すことができないという問題が残され
ていた。
発明の目的
本発明の目的は、従来技術の問題点を解決し。
入力情報線と出力情報線とを共通に使用することのでき
る誤シ訂正手段と、チェックピットヲ除く入力情報を保
持する手段□とを備えることによって。
る誤シ訂正手段と、チェックピットヲ除く入力情報を保
持する手段□とを備えることによって。
入力情報の高速ａ”’ｍ’ ＋可能にし、該情報に−ラ
ーが存在した場合にはエラー訂正情報の転送を行うこと
のできるＬＳＩ化に適した誤シ訂正回路を提供するにあ
る。
ーが存在した場合にはエラー訂正情報の転送を行うこと
のできるＬＳＩ化に適した誤シ訂正回路を提供するにあ
る。
発明の特徴
本発明によれば、複数の情報の並列転送に際してこれ等
情報の誤シを訂正する誤り訂正回路において、誤シ訂正
用チェックピットヲ含む入力情報と誤シ訂正後の出力情
報とを共通の情報線を介して入出力する誤り訂正手段と
、該誤り訂正手段に加えられる入力情報のうちチェック
ピットを除く情報を入力して、これを保持する手段と、
前記誤シ訂正手段の出力および該保持手段の出力をうけ
。
情報の誤シを訂正する誤り訂正回路において、誤シ訂正
用チェックピットヲ含む入力情報と誤シ訂正後の出力情
報とを共通の情報線を介して入出力する誤り訂正手段と
、該誤り訂正手段に加えられる入力情報のうちチェック
ピットを除く情報を入力して、これを保持する手段と、
前記誤シ訂正手段の出力および該保持手段の出力をうけ
。
これ等の情報を選択して前記共通の情報線に出力する選
択手段とを含んで構成されたことを特徴とする転送情報
の誤シ訂正回路が得られる。
択手段とを含んで構成されたことを特徴とする転送情報
の誤シ訂正回路が得られる。
次に本発明による誤り訂正回路について図面を参照して
説明する。
説明する。
第２図は本発明による第１の実施例の構成をブロック図
によシ示したものである。図において。
によシ示したものである。図において。
誤シ訂正回路は、情報選択制御回路１−１〜１−５を含
むデータ系選択回路１と、データ制御回路２−１゜２−
２ヲ含む誤シ訂正回路２と、メモリ読出し情報（５） をうけとって保持する情報保持回路３とによって構成さ
れている。また、メモリモジュール４はメモリブロック
４−１ 、４−２によ多構成されている。
むデータ系選択回路１と、データ制御回路２−１゜２−
２ヲ含む誤シ訂正回路２と、メモリ読出し情報（５） をうけとって保持する情報保持回路３とによって構成さ
れている。また、メモリモジュール４はメモリブロック
４−１ 、４−２によ多構成されている。
上記のうち、誤シ訂正回路２には、それぞれデータ制御
回路２−１および２−２に付随してエラーチェック用符
号の発生回路、エラー検出回路、エラー訂正回路が含ま
れておシ、それぞれ入出力を共用する情報線を介して読
出し、書込みができる。読出し情報保持回路３は、メモ
リモジー−ル４からデータ系選択回路１を経由して読出
し情報を受けとシ、これを保持する。
回路２−１および２−２に付随してエラーチェック用符
号の発生回路、エラー検出回路、エラー訂正回路が含ま
れておシ、それぞれ入出力を共用する情報線を介して読
出し、書込みができる。読出し情報保持回路３は、メモ
リモジー−ル４からデータ系選択回路１を経由して読出
し情報を受けとシ、これを保持する。
このように構成された実施例の動作について説明すると
、まず、共用の入出力情報線１０１に与えられた入力情
報は、データ系選択回路１において制御線２４．または
２２によシ制御された情報選択制御１回路１−１．また
は１−３によって選択され。
、まず、共用の入出力情報線１０１に与えられた入力情
報は、データ系選択回路１において制御線２４．または
２２によシ制御された情報選択制御１回路１−１．また
は１−３によって選択され。
誤シ訂正回路２のデータ制御回路２−１．または２−２
に転送される。この転送された入力情報は。
に転送される。この転送された入力情報は。
誤シ訂正回路２においてエラーチェックされ、エラー訂
正用符号が付加されたのちにデータ系選択（６） 回路１の情報選択制御回路１−２ヲ介してメモリモジュ
ール４に転送される。このメモリモジュール４では、制
御線２６．２８．アドレス線２７゜２９からの書込制御
によシメモリブロック４−１゜または４−２へ転送され
てきたエラー訂正符号の付加された情報を記憶する。
正用符号が付加されたのちにデータ系選択（６） 回路１の情報選択制御回路１−２ヲ介してメモリモジュ
ール４に転送される。このメモリモジュール４では、制
御線２６．２８．アドレス線２７゜２９からの書込制御
によシメモリブロック４−１゜または４−２へ転送され
てきたエラー訂正符号の付加された情報を記憶する。
メモリモジュール４における記憶された情報の読出しは
、同様に制御線２６．２８．アドレス線２７．２８によ
る信号制御によって行われる。読出された情報は、デー
タ系選択回路１を経由し。
、同様に制御線２６．２８．アドレス線２７．２８によ
る信号制御によって行われる。読出された情報は、デー
タ系選択回路１を経由し。
直接読出情報保持回路３に保持されるとともに。
情報選択制御回路１−１および１−３に与えられ、それ
ぞれの制御線２４．または２２による制御によ多情報選
択制御回路１−１．または１−３を動作させてデータ制
御回路２−１．または２−２に与えられる。
ぞれの制御線２４．または２２による制御によ多情報選
択制御回路１−１．または１−３を動作させてデータ制
御回路２−１．または２−２に与えられる。
先に、読出情報保持回路３に保持された情報は。
情報選択制御回路１・−５においで、制御線２５の制；
・ 御により選択されて入出力情報線１０１を介し図示され
ていない外部装置へ転送される。また、データ制御回路
２−１．または２−２に入力したメモリから読出された
情報は、エラーチェックされ、エラー訂正後、もしエラ
ーがあれば、エラー情報線１０２’に介して上記の外部
装置にエラーの存在を報告する。あるいは、エラーの訂
正が可能であれば、データ制御回路２−１．または２−
２においてエラー訂正したのち、情報選択制御回路１−
４に送シ。
・ 御により選択されて入出力情報線１０１を介し図示され
ていない外部装置へ転送される。また、データ制御回路
２−１．または２−２に入力したメモリから読出された
情報は、エラーチェックされ、エラー訂正後、もしエラ
ーがあれば、エラー情報線１０２’に介して上記の外部
装置にエラーの存在を報告する。あるいは、エラーの訂
正が可能であれば、データ制御回路２−１．または２−
２においてエラー訂正したのち、情報選択制御回路１−
４に送シ。
制御線２１の制御によって読出しエラー訂正情報を入出
力情報線１０１を介して外部装置へ追込する。
力情報線１０１を介して外部装置へ追込する。
上記の実施例においては、メモリモジュール内のメモリ
ブロックを２個設け、誤シ訂正回路の２個のデータ制御
回路をそれぞれ入出力線および読出し、書込みに対して
共用させた例を示したが、メモリブロックおよびデータ
制御回路の数を必要によシ任意に選べることは言うまで
もない。また。
ブロックを２個設け、誤シ訂正回路の２個のデータ制御
回路をそれぞれ入出力線および読出し、書込みに対して
共用させた例を示したが、メモリブロックおよびデータ
制御回路の数を必要によシ任意に選べることは言うまで
もない。また。
メモリモジュールから読出された情報は、データ系選択
回路１内を素通りして情報保持回路３に保持されるが、
データ系選択回路内で制御回路を通ったのち、情報保持
回路に加えるようにすることもできる。
回路１内を素通りして情報保持回路３に保持されるが、
データ系選択回路内で制御回路を通ったのち、情報保持
回路に加えるようにすることもできる。
第３図は本発明による第２の実施例の構成をブロック図
により示したものである。この例は、メモリモジュール
４内にメモリブロックが２個、誤シ訂正回路６内にデー
タ制御回路が２個用いられている。第１の実施例と同じ
ように、データ制御回路６−１および６−２にはそれぞ
れ共用の入出力線が備えられているが、このうちデータ
制御回路６−１はメモリモジュール４の読出し用、デー
タ制御回路６−２は書込用に専用される点に第１の実施
例との相違がある。したがって、データ系選択回路５に
は、読出し情報の選択に用いられる情報選択制御回路５
−１．書込み情報の選択に用いられる情報選択制御回路
５−２．そして情報保持回路３に保持された読出し情報
の送出用情報選択制御回路５−３が備えられている。そ
して、これ等情報選択制御回路を含む全体の動作につい
ては更に説明するまでもなく容易に理解できよう。
により示したものである。この例は、メモリモジュール
４内にメモリブロックが２個、誤シ訂正回路６内にデー
タ制御回路が２個用いられている。第１の実施例と同じ
ように、データ制御回路６−１および６−２にはそれぞ
れ共用の入出力線が備えられているが、このうちデータ
制御回路６−１はメモリモジュール４の読出し用、デー
タ制御回路６−２は書込用に専用される点に第１の実施
例との相違がある。したがって、データ系選択回路５に
は、読出し情報の選択に用いられる情報選択制御回路５
−１．書込み情報の選択に用いられる情報選択制御回路
５−２．そして情報保持回路３に保持された読出し情報
の送出用情報選択制御回路５−３が備えられている。そ
して、これ等情報選択制御回路を含む全体の動作につい
ては更に説明するまでもなく容易に理解できよう。
発明の効果
以上の説明によシ明らかなように１本発明によれば、誤
り訂正回路の入出力情報線を共通化して（９） 信号線の数を減らし、かつ誤シ訂正回路とは別に設けた
読出し情報保持回路を介して読出し情報を転送し、読出
し情報に誤シがあった場合にはあとから訂正情報を転送
することによって、構成を簡易化し、 ＬＳＩへの適用
を容易にするとともに、転送性能の高速性を向上すべく
大きな効果がある。
り訂正回路の入出力情報線を共通化して（９） 信号線の数を減らし、かつ誤シ訂正回路とは別に設けた
読出し情報保持回路を介して読出し情報を転送し、読出
し情報に誤シがあった場合にはあとから訂正情報を転送
することによって、構成を簡易化し、 ＬＳＩへの適用
を容易にするとともに、転送性能の高速性を向上すべく
大きな効果がある。
第１図は記憶装置に適用される誤シ訂正回路の従来例の
構成を示すブロック図、第２図は本発明による第１の実
施例の構成を示すブロック図、第３図は本発明による第
２の実施例の構成を示すブロック図である。 図において、１，５はデータ系選択回路、１−１〜１−
５ 、５−１〜５−３は情報選択制御回路、２，６は誤
り訂正回路、 ２−１ 、２−２ 、６−１ 、６−２
はデータ制御回路、３は読出し情報保持回路、４はメモ
リモジュール、 ４−１ 、４−２はメモリブロックで
ある。 （１０）
構成を示すブロック図、第２図は本発明による第１の実
施例の構成を示すブロック図、第３図は本発明による第
２の実施例の構成を示すブロック図である。 図において、１，５はデータ系選択回路、１−１〜１−
５ 、５−１〜５−３は情報選択制御回路、２，６は誤
り訂正回路、 ２−１ 、２−２ 、６−１ 、６−２
はデータ制御回路、３は読出し情報保持回路、４はメモ
リモジュール、 ４−１ 、４−２はメモリブロックで
ある。 （１０）
Claims (1)
- １、 複数の情報の並列転送に際してこれ等情報の誤り
を訂正する誤り訂正回路において、誤シ訂正用チェック
ピットを含む入力情報と誤シ訂正後の出力情報とを共通
の情報線を介して入出力する誤り訂正手段と、該誤り訂
正手段に加えられる入力情報のうちチェックピットを除
く情報を入力して、これを保持する手段と、前記誤シ訂
正手段の出力および該保持手段の出力をうけ、これ等の
情報を選択して前記共通の情報線に出力する選択手段と
を含んで構成されたことを特徴とする転送情報の誤シ訂
正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081310A JPS58200351A (ja) | 1982-05-14 | 1982-05-14 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081310A JPS58200351A (ja) | 1982-05-14 | 1982-05-14 | 誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58200351A true JPS58200351A (ja) | 1983-11-21 |
| JPS6312303B2 JPS6312303B2 (ja) | 1988-03-18 |
Family
ID=13742821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081310A Granted JPS58200351A (ja) | 1982-05-14 | 1982-05-14 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200351A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206225A (ja) * | 1984-03-30 | 1985-10-17 | Oki Electric Ind Co Ltd | 誤り訂正復号回路 |
| JPS6238030A (ja) * | 1985-08-12 | 1987-02-19 | Matsushita Graphic Commun Syst Inc | 誤り訂正装置 |
| JPS6380629A (ja) * | 1986-09-24 | 1988-04-11 | Railway Technical Res Inst | メギツト型復号器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432612U (ja) * | 1990-07-11 | 1992-03-17 |
-
1982
- 1982-05-14 JP JP57081310A patent/JPS58200351A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206225A (ja) * | 1984-03-30 | 1985-10-17 | Oki Electric Ind Co Ltd | 誤り訂正復号回路 |
| JPS6238030A (ja) * | 1985-08-12 | 1987-02-19 | Matsushita Graphic Commun Syst Inc | 誤り訂正装置 |
| JPS6380629A (ja) * | 1986-09-24 | 1988-04-11 | Railway Technical Res Inst | メギツト型復号器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6312303B2 (ja) | 1988-03-18 |
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