JPH0544760B2 - - Google Patents
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- JPH0544760B2 JPH0544760B2 JP59140511A JP14051184A JPH0544760B2 JP H0544760 B2 JPH0544760 B2 JP H0544760B2 JP 59140511 A JP59140511 A JP 59140511A JP 14051184 A JP14051184 A JP 14051184A JP H0544760 B2 JPH0544760 B2 JP H0544760B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- data
- rom
- memory according
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリの欠陥救済回路に係り、
特にデータの読み出し、書き込みをシリアルに行
うメモリの欠陥救済回路に関する。
特にデータの読み出し、書き込みをシリアルに行
うメモリの欠陥救済回路に関する。
半導体メモリにおいて、欠陥のあるメモリセル
をあらかじめチツプ上に設けておいた予備のメモ
リセルと置換することによつて少数の欠陥のある
チツプを良品とする技術、いわゆる欠陥救済技術
については、例えば文献Rahul Sud et al.、
“Designing static RAMs for yield as well as
speed”、Electronics July 28、1981、K.
Shimohigashi et al.、“Redundancy Technique
for Dynamic RAMs”、Proceeding of the
14th Conference on Solid State Devices、
Tokyo、1982に述べられている。しかし、これ
らはいずれも全メモリセルを任意の順序で選択で
きるメモリに関するものであり、データの読み出
し、書き込みをあらかじめ定められた順序でシリ
アルに行うメモリには適用できない。
をあらかじめチツプ上に設けておいた予備のメモ
リセルと置換することによつて少数の欠陥のある
チツプを良品とする技術、いわゆる欠陥救済技術
については、例えば文献Rahul Sud et al.、
“Designing static RAMs for yield as well as
speed”、Electronics July 28、1981、K.
Shimohigashi et al.、“Redundancy Technique
for Dynamic RAMs”、Proceeding of the
14th Conference on Solid State Devices、
Tokyo、1982に述べられている。しかし、これ
らはいずれも全メモリセルを任意の順序で選択で
きるメモリに関するものであり、データの読み出
し、書き込みをあらかじめ定められた順序でシリ
アルに行うメモリには適用できない。
本発明の目的は、データの読み出し、書き込み
をシリアルに行うメモリに適した欠陥救済回路を
提供することにある。
をシリアルに行うメモリに適した欠陥救済回路を
提供することにある。
データの読み出し、書き込みをシリアルに行う
メモリにおいて欠陥救済を行うには次のようにす
ればよい。正規のメモリセルのうち、欠陥のある
メモリセルの「位置」、すなわち、シリアルに読
み出し、書き込みを行う際に何番目に選択される
かをあらかじめROMに書き込んでおく。読み出
し（書き込み）を行う際には、ROMに書き込ん
でおいた内容と、データの読み出し（書き込み）
を行つた回数とを比較し、一致したときに正規の
メモリセルを選択せずに予備のメモリセルを選択
するようにすればよい。
メモリにおいて欠陥救済を行うには次のようにす
ればよい。正規のメモリセルのうち、欠陥のある
メモリセルの「位置」、すなわち、シリアルに読
み出し、書き込みを行う際に何番目に選択される
かをあらかじめROMに書き込んでおく。読み出
し（書き込み）を行う際には、ROMに書き込ん
でおいた内容と、データの読み出し（書き込み）
を行つた回数とを比較し、一致したときに正規の
メモリセルを選択せずに予備のメモリセルを選択
するようにすればよい。
すなわち、欠陥を有するデータ線を選択するタ
イミングに該タイミングをROMに記憶してお
き、予備のメモリセルを選択するよう切替を行え
ばよいのである。
イミングに該タイミングをROMに記憶してお
き、予備のメモリセルを選択するよう切替を行え
ばよいのである。
第１図に本発明の一実施例を示す。これは、Ｍ
＝2m本のワード線W0〜WM-1、Ｎ＝2n本のデータ
線D0〜DN-1、MN個のメモリセルMC00〜
MCM-1、N-1を有するメモリである。ワード線は
デコーダ２によつて任意の１本を選択することが
できるが、データ線は後述のデータ線選択回路４
によつてD0，D1，……，DN-1の順にシリアルに
選択する。２本の予備データ線SD0，SD1が用意
してあり、正規のデータ線D0〜DN-1のいずれか
に欠陥があつた場合の予備として用いる。正規の
データ線と予備データ線との切換を行うために、
上で述べたように、カウンタ１０、ROM２０，
２１、比較回路３０，３１、切換回路４０を設け
てある。予備のデータ線が２本あるので、ROM
および比較回路はそれぞれ２個設けてある。以
下、この実施例の詳細を説明する。
＝2m本のワード線W0〜WM-1、Ｎ＝2n本のデータ
線D0〜DN-1、MN個のメモリセルMC00〜
MCM-1、N-1を有するメモリである。ワード線は
デコーダ２によつて任意の１本を選択することが
できるが、データ線は後述のデータ線選択回路４
によつてD0，D1，……，DN-1の順にシリアルに
選択する。２本の予備データ線SD0，SD1が用意
してあり、正規のデータ線D0〜DN-1のいずれか
に欠陥があつた場合の予備として用いる。正規の
データ線と予備データ線との切換を行うために、
上で述べたように、カウンタ１０、ROM２０，
２１、比較回路３０，３１、切換回路４０を設け
てある。予備のデータ線が２本あるので、ROM
および比較回路はそれぞれ２個設けてある。以
下、この実施例の詳細を説明する。
最初に欠陥救済がない場合のデータの読み出
し、書き込みについて述べる。まず、アドレス信
号a0〜an-1をデコーダ２でデコードし、ワード線
駆動回路３によつてワード線W0〜WM-1のうちの
１本を選択する。例えばWiが選択されたとする
と、Wi上の全メモリセルMCi0〜MCiN-1からデー
タ線D0〜DN-1上にデータが読み出される。この
信号をセンスアンプSA0〜SAN-1で増幅する。こ
のメモリアレー１およびセンスアンプSA0〜
SAN-1の具体的な実現方法としては、例えば第２
図、第３図に示すようなダイナミツクメモリで
も、第４図に示すようなスタチツクメモリ（この
場合はセンスアンプSA0〜SAN-1は必ずしも必要
でない）でもよい。
し、書き込みについて述べる。まず、アドレス信
号a0〜an-1をデコーダ２でデコードし、ワード線
駆動回路３によつてワード線W0〜WM-1のうちの
１本を選択する。例えばWiが選択されたとする
と、Wi上の全メモリセルMCi0〜MCiN-1からデー
タ線D0〜DN-1上にデータが読み出される。この
信号をセンスアンプSA0〜SAN-1で増幅する。こ
のメモリアレー１およびセンスアンプSA0〜
SAN-1の具体的な実現方法としては、例えば第２
図、第３図に示すようなダイナミツクメモリで
も、第４図に示すようなスタチツクメモリ（この
場合はセンスアンプSA0〜SAN-1は必ずしも必要
でない）でもよい。
第２図は、いわゆるオープンビツトといわれる
メモリセルアレーであり、MCijはメモリセル、
DCijはダミーセル、Djはデータ線、SAjはセンス
アンプ、Wiはワード線、Ｉ／Ｏは、入出力線を
表わす。当該構成は、MCijの容量に情報を記憶
し、MOSトランジスタにより読み出す方法が採
られている。
メモリセルアレーであり、MCijはメモリセル、
DCijはダミーセル、Djはデータ線、SAjはセンス
アンプ、Wiはワード線、Ｉ／Ｏは、入出力線を
表わす。当該構成は、MCijの容量に情報を記憶
し、MOSトランジスタにより読み出す方法が採
られている。
第３図は、いわゆるフオールデツトビツトとい
われる、メモリセルアレーであり、第２図と同じ
符号は、同一又は均等部分を示す。
われる、メモリセルアレーであり、第２図と同じ
符号は、同一又は均等部分を示す。
第４図は、スタテイツクメモリーセルを示した
ものであり、第２図と同じ符号は、同一又は均等
部分を示す。
ものであり、第２図と同じ符号は、同一又は均等
部分を示す。
次に、クロツクパルスφに同期してデータ線を
D0，D1，……，DN-1の順に選択する。このとき、
データ線選択回路４は、Ｎ個の出力φD0〜φDN-1の
うち１個のみが論理１、他は論理０とならなけれ
ばならない。これは例えば、第５図に示すよう
に、（Ｎ＋１）個のＤフリツプフロツプDFF-1〜
DFFN-1を接続してシフトレジスタを構成するこ
とにより実現できる。あらかじめ、DFF-1のみを
論理１に、他のDFF0〜DFFN-1を論理０にセツト
しておき、クロツクパルスφをＮ回印加すればよ
い。φが（ｊ＋１）回印加された後には、φDjの
みが論理１という状態になり、データ線Djが選
択される。
D0，D1，……，DN-1の順に選択する。このとき、
データ線選択回路４は、Ｎ個の出力φD0〜φDN-1の
うち１個のみが論理１、他は論理０とならなけれ
ばならない。これは例えば、第５図に示すよう
に、（Ｎ＋１）個のＤフリツプフロツプDFF-1〜
DFFN-1を接続してシフトレジスタを構成するこ
とにより実現できる。あらかじめ、DFF-1のみを
論理１に、他のDFF0〜DFFN-1を論理０にセツト
しておき、クロツクパルスφをＮ回印加すればよ
い。φが（ｊ＋１）回印加された後には、φDjの
みが論理１という状態になり、データ線Djが選
択される。
データ線が１本選択される毎に、読み出し動作
の場合は、データを出力バツフア６を介して外部
出力端子Doutに出す。また、書き込み動作の場
合は、入力バツフア５を介して外部入力端子Din
からデータを取り込む。
の場合は、データを出力バツフア６を介して外部
出力端子Doutに出す。また、書き込み動作の場
合は、入力バツフア５を介して外部入力端子Din
からデータを取り込む。
次に、欠陥救済について詳細に説明する。ま
ず、カウンタ１０について述べる。カウンタ１０
としては、０からＮ−１＝2n-1までカウントでき
るものであればよい。例えば、第６図のようなｎ
ビツトの２進カウンタを用いればよい。メモリの
読み出しまたは書き込みを行う際には、あらかじ
め出力x0〜xo-1を２進数とみなしたとき“−１”、
すなわち全ビツトが論理１になるように設定して
おき、データ線選択回路４に印加するのと同じパ
ルスφを印加する。最初のφの印加により、出力
x0〜xo-1は“０”、すなわち全ビツトが論理０に
なり、以後φの印加とともに“１”、“２”、……
と変化してゆく。したがつて、φを（ｊ＋１）回
印加した後にはカウンタの出力は“ｊ”になつて
おり（前述のように、このときデータ線Djが選
択されている）、現在どのデータ線が選択されて
いるかの指標として用いることができる。
ず、カウンタ１０について述べる。カウンタ１０
としては、０からＮ−１＝2n-1までカウントでき
るものであればよい。例えば、第６図のようなｎ
ビツトの２進カウンタを用いればよい。メモリの
読み出しまたは書き込みを行う際には、あらかじ
め出力x0〜xo-1を２進数とみなしたとき“−１”、
すなわち全ビツトが論理１になるように設定して
おき、データ線選択回路４に印加するのと同じパ
ルスφを印加する。最初のφの印加により、出力
x0〜xo-1は“０”、すなわち全ビツトが論理０に
なり、以後φの印加とともに“１”、“２”、……
と変化してゆく。したがつて、φを（ｊ＋１）回
印加した後にはカウンタの出力は“ｊ”になつて
おり（前述のように、このときデータ線Djが選
択されている）、現在どのデータ線が選択されて
いるかの指標として用いることができる。
次に、ROM２０，２１、および比較回路３
０，３１について述べる。第７図に１組のROM
および比較回路の構成を示す。ROMとしては、
EPROM、E2PROM、あるいはレーザによつて
切断するヒユーズを用いてもよいが、ここでは電
気的に切断するヒユーズF0〜Foを用いている。
ヒユーズFkの切断はMOSトランジスタQk0によつ
て行う。また、ヒユーズFkが切断されているか
否かを検出するために、２個のエンハンスメント
形MOSトランジスタQk1，Qk2、およびデプリー
シヨン形MOSトランジスタQk3を用いてラツチ回
路LTkを構成している。ラツチ回路LTkの出力yk
は、ヒユーズFkが切断されているときは高電位
（論理１）、切断されていないときは低電位（論理
０）となる。
０，３１について述べる。第７図に１組のROM
および比較回路の構成を示す。ROMとしては、
EPROM、E2PROM、あるいはレーザによつて
切断するヒユーズを用いてもよいが、ここでは電
気的に切断するヒユーズF0〜Foを用いている。
ヒユーズFkの切断はMOSトランジスタQk0によつ
て行う。また、ヒユーズFkが切断されているか
否かを検出するために、２個のエンハンスメント
形MOSトランジスタQk1，Qk2、およびデプリー
シヨン形MOSトランジスタQk3を用いてラツチ回
路LTkを構成している。ラツチ回路LTkの出力yk
は、ヒユーズFkが切断されているときは高電位
（論理１）、切断されていないときは低電位（論理
０）となる。
このラツチ回路の出力y0〜yo-1と前述のカウン
タの出力x0〜xo-1とを、排他的論理和ゲートおよ
びNORゲートにより比較する。比較出力φcは、
x0＝y0、x1＝y1、……、xo-1＝yo-1のときに限り
論理１になる。したがつて、データ線Djに欠陥
があり、これの救済を行うときは、“ｊ”を２進
法で表したものがyo-1yo-2……y1y0となるように
（すなわち、ｊ＝y020＋y121＋……＋yo-12n-1）各
ヒユーズを切断するか否かを決定すればよい（１
に対応するヒユーズを切断し、０に対応するヒユ
ーズは切断しない）。こうすれば、カウンタの出
力が“ｊ”になつたとき（前述のように、このと
きデータ線Djが選択されている）、比較回路の出
力φcが論理１になる。
タの出力x0〜xo-1とを、排他的論理和ゲートおよ
びNORゲートにより比較する。比較出力φcは、
x0＝y0、x1＝y1、……、xo-1＝yo-1のときに限り
論理１になる。したがつて、データ線Djに欠陥
があり、これの救済を行うときは、“ｊ”を２進
法で表したものがyo-1yo-2……y1y0となるように
（すなわち、ｊ＝y020＋y121＋……＋yo-12n-1）各
ヒユーズを切断するか否かを決定すればよい（１
に対応するヒユーズを切断し、０に対応するヒユ
ーズは切断しない）。こうすれば、カウンタの出
力が“ｊ”になつたとき（前述のように、このと
きデータ線Djが選択されている）、比較回路の出
力φcが論理１になる。
なお、ヒユーズがｎ個でなく（ｎ＋１）個ある
のは、欠陥救済を行うか否かを識別するために１
個のヒユーズ（第７図のFo）が必要だからであ
る。欠陥救済を行わないときは、ヒユーズFoを
切断しないでおけば、出力φcは常に論理０とな
る。欠陥救済を行うときは、ヒユーズFoを切断
し、ヒユーズF0〜Fo-1には、上に述べたようにし
て、救済すべきデータ線の位置によつて切断する
かどうかを決定すればよい。
のは、欠陥救済を行うか否かを識別するために１
個のヒユーズ（第７図のFo）が必要だからであ
る。欠陥救済を行わないときは、ヒユーズFoを
切断しないでおけば、出力φcは常に論理０とな
る。欠陥救済を行うときは、ヒユーズFoを切断
し、ヒユーズF0〜Fo-1には、上に述べたようにし
て、救済すべきデータ線の位置によつて切断する
かどうかを決定すればよい。
次に、切換回路４０について述べる。回路構成
の一例を第８図に示す。これは、前述の比較回路
の出力φc0、φc1に従つて、正規のデータ線と予備
データ線の切換を行う回路である。φc0、φc1がと
もに論理０のときは、MOSトランジスタQ1、Q2
がオン、Q3〜Q6がオフになるので、正規の入出
力線Ｉ／O′、′を介して、データ線選択回
路４によつて選択されたデータ線と入力バツフア
５もしくは出力バツフア６との間でデータの転送
が行われる。φc0が論理１、φc1が論理０のとき
は、MOSトランジスタQ3、Q4がオン、Q1、Q2、
Q5、Q6がオフになるので、データの転送は、予
備データ線SD0、0と５もしくは６との間で行
われ、このとき４によつて選択されている正規の
データ線との間では行われない。すなわち、正規
のデータ線が予備データ線SD0によつて置換され
る。φc1が論理１、φc0が論理０のときは、同様に
して、正規のデータ線が予備データ線SD1によつ
て置換される。
の一例を第８図に示す。これは、前述の比較回路
の出力φc0、φc1に従つて、正規のデータ線と予備
データ線の切換を行う回路である。φc0、φc1がと
もに論理０のときは、MOSトランジスタQ1、Q2
がオン、Q3〜Q6がオフになるので、正規の入出
力線Ｉ／O′、′を介して、データ線選択回
路４によつて選択されたデータ線と入力バツフア
５もしくは出力バツフア６との間でデータの転送
が行われる。φc0が論理１、φc1が論理０のとき
は、MOSトランジスタQ3、Q4がオン、Q1、Q2、
Q5、Q6がオフになるので、データの転送は、予
備データ線SD0、0と５もしくは６との間で行
われ、このとき４によつて選択されている正規の
データ線との間では行われない。すなわち、正規
のデータ線が予備データ線SD0によつて置換され
る。φc1が論理１、φc0が論理０のときは、同様に
して、正規のデータ線が予備データ線SD1によつ
て置換される。
本実施例には２本の予備データ線があるので、
２本の正規のデータ線（Dj1およびDj2とする）に
欠陥があつても救済可能である。すなわちROM
２０に“j1”を、２１に“j2”を書き込んでおけ
ばよい。こうすれば正規のデータ線Dj1、Dj2がそ
れぞれ予備データ線SD0、SD1によつて置換され
ることは、以上の説明から明らかであろう。
２本の正規のデータ線（Dj1およびDj2とする）に
欠陥があつても救済可能である。すなわちROM
２０に“j1”を、２１に“j2”を書き込んでおけ
ばよい。こうすれば正規のデータ線Dj1、Dj2がそ
れぞれ予備データ線SD0、SD1によつて置換され
ることは、以上の説明から明らかであろう。
なお、本実施例においては、ワード線の欠陥救
済は行つていない。しかし、ワード線はデコーダ
２によつて任意の１本を選択できるようになつて
いるので、ワード線の欠陥救済は従来と同様の手
法で可能である。
済は行つていない。しかし、ワード線はデコーダ
２によつて任意の１本を選択できるようになつて
いるので、ワード線の欠陥救済は従来と同様の手
法で可能である。
第９図に本発明の他の実施例を示す。第１図の
符号と同一符号は、同一又は均等部分を示す。第
１図の実施例では正規の入出力線Ｉ／O′を介し
てデータを転送するが、本実施例ではシフトレジ
スタ７によつて転送する。シフトレジスタ７とし
ては、並列に入出力可能なものであればよく、例
えば第１０図に示すような回路で実現できる。読
み出しの際は、まず読み出し信号φRを印加して
データ線D0〜DN-1からシフトレジスタ７の各ビ
ツト（フリツプフロツプRS0〜RSN-1）にデータ
を入れ、次にクロツクパルスφをＮ回印加して正
規の出力線O′にデータを取り出す。書き込みの
際は、まずクロツクパルスφをＮ回印加して正規
の入力線I′からシフトレジスタ７にデータを入
れ、次に書き込み信号φWを印加してデータ線D0
〜DN-1にデータを出す。欠陥救済のための回路
については、切換回路４０が２個あること以外は
第１図と同じであるので、説明は省略する。
符号と同一符号は、同一又は均等部分を示す。第
１図の実施例では正規の入出力線Ｉ／O′を介し
てデータを転送するが、本実施例ではシフトレジ
スタ７によつて転送する。シフトレジスタ７とし
ては、並列に入出力可能なものであればよく、例
えば第１０図に示すような回路で実現できる。読
み出しの際は、まず読み出し信号φRを印加して
データ線D0〜DN-1からシフトレジスタ７の各ビ
ツト（フリツプフロツプRS0〜RSN-1）にデータ
を入れ、次にクロツクパルスφをＮ回印加して正
規の出力線O′にデータを取り出す。書き込みの
際は、まずクロツクパルスφをＮ回印加して正規
の入力線I′からシフトレジスタ７にデータを入
れ、次に書き込み信号φWを印加してデータ線D0
〜DN-1にデータを出す。欠陥救済のための回路
については、切換回路４０が２個あること以外は
第１図と同じであるので、説明は省略する。
以上の実施例はいずれも、１本のワード線上の
全メモリセルについて順に読み出しもしくは書き
込みを行うものであつたが、ワード線上の一部の
メモリセルのみを読み出しもしくは書き込みの対
象としてもよい。この例を第１１図に示す。これ
は、第１図の実施例において、１本のワード線上
のＮ個のメモリセルのうち、N/4個のみについて
順に読み出しもしくは書き込みを行うようにした
実施例である。以下、本実施例の詳細を説明す
る。
全メモリセルについて順に読み出しもしくは書き
込みを行うものであつたが、ワード線上の一部の
メモリセルのみを読み出しもしくは書き込みの対
象としてもよい。この例を第１１図に示す。これ
は、第１図の実施例において、１本のワード線上
のＮ個のメモリセルのうち、N/4個のみについて
順に読み出しもしくは書き込みを行うようにした
実施例である。以下、本実施例の詳細を説明す
る。
メモリアレー１、デコーダ２、ワード線駆動回
路３、およびセンスアンプSSA0、SSA1、SA0〜
SAN-1については、第１図の実施例と同じであ
る。データ線選択回路４は、第１図と同様に、ク
ロツクパルスφに同期してデータを順に選択する
役割を果たすが、本実施例においては、N/4個の
データ線群（４本のデータ線から成る）のうちの
１個を選択するだけである。データ線群のうちの
１本のデータ線を選択するのは、アドレス信号
an、an+1をデコーダ８によつてデコードした信号
によつて行う。an＝an+1＝０ならばデータ線D4l
（ｌは整数）が、an＝１、an+1＝０ならばD4l+1
が、an＝０、an+1＝１ならばD4l+2が、an＝an+1
＝１ならばD4l+3が選択される。したがつて、シ
リアルに読み出しもしくは書き込みを行う際に
は、データ線は４本毎にN/4本が選択される。例
えばan＝an+1＝０のときはD0、D4、D8、……、
DN-4が順に選択される。
路３、およびセンスアンプSSA0、SSA1、SA0〜
SAN-1については、第１図の実施例と同じであ
る。データ線選択回路４は、第１図と同様に、ク
ロツクパルスφに同期してデータを順に選択する
役割を果たすが、本実施例においては、N/4個の
データ線群（４本のデータ線から成る）のうちの
１個を選択するだけである。データ線群のうちの
１本のデータ線を選択するのは、アドレス信号
an、an+1をデコーダ８によつてデコードした信号
によつて行う。an＝an+1＝０ならばデータ線D4l
（ｌは整数）が、an＝１、an+1＝０ならばD4l+1
が、an＝０、an+1＝１ならばD4l+2が、an＝an+1
＝１ならばD4l+3が選択される。したがつて、シ
リアルに読み出しもしくは書き込みを行う際に
は、データ線は４本毎にN/4本が選択される。例
えばan＝an+1＝０のときはD0、D4、D8、……、
DN-4が順に選択される。
次に本実施例の欠陥救済回路について説明す
る。まず、カウンタ１０は、０からN/4−１＝
2n-2−１までカウントできるものであるから、ｎ
−２ビツトの２進カウンタを用いればよい。カウ
ンタの出力x2〜xo-1は、第１図の場合と同様に、
現在どのデータ線群が選択されているかの指標と
して用いることができる。ROM２０，２１は第
７図に示したものと同じである。欠陥救済を行う
ときは、ROMの出力y0〜yo-1のうち、y2〜yo-1
は欠陥救済すべきデータ線が属するデータ線群の
位置、y0、y1はそのデータ線のデータ線群内の位
置（すなわちどのan、an+1の組合せのときに選択
されるか）を示すように、各ヒユーズを切断する
かどうかを決定する。
る。まず、カウンタ１０は、０からN/4−１＝
2n-2−１までカウントできるものであるから、ｎ
−２ビツトの２進カウンタを用いればよい。カウ
ンタの出力x2〜xo-1は、第１図の場合と同様に、
現在どのデータ線群が選択されているかの指標と
して用いることができる。ROM２０，２１は第
７図に示したものと同じである。欠陥救済を行う
ときは、ROMの出力y0〜yo-1のうち、y2〜yo-1
は欠陥救済すべきデータ線が属するデータ線群の
位置、y0、y1はそのデータ線のデータ線群内の位
置（すなわちどのan、an+1の組合せのときに選択
されるか）を示すように、各ヒユーズを切断する
かどうかを決定する。
次に比較回路３０，３１について述べる。第１
２図に比較回路の構成を示す。この回路構成自体
は第７図に示したものと同じであるが、入力とし
て、カウンタの出力x2〜xo-1の他にアドレス信号
an、an+1を入れる点が異なつている。比較回路の
出力φcはan＝y0、an+1＝y1、x2＝y2、……、xo-1
＝yo-1のときに限り論理１になる。すなわち、欠
陥救済すべきデータ線が属するデータ線群が選択
されており（x2＝y2、……、xo-1＝yo-1）、かつ
アドレス信号an、an+1がそのデータ線のデータ線
群内での位置（x0、x1）と一致したときに限り論
理１になる。
２図に比較回路の構成を示す。この回路構成自体
は第７図に示したものと同じであるが、入力とし
て、カウンタの出力x2〜xo-1の他にアドレス信号
an、an+1を入れる点が異なつている。比較回路の
出力φcはan＝y0、an+1＝y1、x2＝y2、……、xo-1
＝yo-1のときに限り論理１になる。すなわち、欠
陥救済すべきデータ線が属するデータ線群が選択
されており（x2＝y2、……、xo-1＝yo-1）、かつ
アドレス信号an、an+1がそのデータ線のデータ線
群内での位置（x0、x1）と一致したときに限り論
理１になる。
切換回路４０は、第８図に示したものと同じで
あるから、説明は省略する。
あるから、説明は省略する。
第１３図に本発明の他の実施例を示す。本実施
例の特長は、誤り訂正符号（以下ECCと略す）
による冗長ビツトを設けたことである。ECCと
しては、ここでは簡単のため、情報点数４、検査
点数３の巡回ハミング符号を用いているが、もち
ろん他の符号でも本発明は適用可能である。７本
のデータ線のうち、D0〜D3が情報記憶用であり、
D4〜D6がECC用の冗長ビツト記憶用である。
ECC用の冗長ビツトの付加は符号化回路５０で、
誤り訂正は複合回路６０で行う。以下、本実施例
の詳細を説明する。
例の特長は、誤り訂正符号（以下ECCと略す）
による冗長ビツトを設けたことである。ECCと
しては、ここでは簡単のため、情報点数４、検査
点数３の巡回ハミング符号を用いているが、もち
ろん他の符号でも本発明は適用可能である。７本
のデータ線のうち、D0〜D3が情報記憶用であり、
D4〜D6がECC用の冗長ビツト記憶用である。
ECC用の冗長ビツトの付加は符号化回路５０で、
誤り訂正は複合回路６０で行う。以下、本実施例
の詳細を説明する。
メモリアレー１、デコーダ２、ワード線駆動回
路３、およびセンスアンプSSA0、SSA1、SA0〜
SAN-1については、第１図の実施例と同じであ
る。データ線選択回路４は、情報記憶用データ線
だけでなく、ECC用の冗長ビツト記憶用のデー
タ線をも選択できるようにする必要がある。ま
た、後述のように、読み出し動作の場合は、D0、
D1、……、D6、D0、D1、……D6の順に各データ
線を２回ずつ選択する必要がある。第１４図はこ
れらの要求を満たす回路の一例である。
路３、およびセンスアンプSSA0、SSA1、SA0〜
SAN-1については、第１図の実施例と同じであ
る。データ線選択回路４は、情報記憶用データ線
だけでなく、ECC用の冗長ビツト記憶用のデー
タ線をも選択できるようにする必要がある。ま
た、後述のように、読み出し動作の場合は、D0、
D1、……、D6、D0、D1、……D6の順に各データ
線を２回ずつ選択する必要がある。第１４図はこ
れらの要求を満たす回路の一例である。
次に、符号化回路５０について述べる。これ
は、巡回符号の性質を利用して、クロツクパルス
φに同期して、シリアルに符号化を行う回路であ
る。最初に４回φが印加されたときは、外部入力
端子Dinから入力バツフア５を通して入つて来た
データを、そのまま入出力線Ｉ／Ｏに出す（この
とき同時に冗長ビツトの生成を行う）。続いて３
回φが印加されたときは（このときはDinからの
データの取り込みは行わない）、生成した冗長ビ
ツトを順にＩ／Ｏに出す。データ線選択回路４
は、データ線をD0、D1、……、D6の順で選択す
るので、D0〜D3の上のメモリセルには情報ビツ
ト（Dinから入つて来たデータ）が、D4〜D6上の
メモリセルには冗長ビツトがそれぞれ書き込まれ
る。
は、巡回符号の性質を利用して、クロツクパルス
φに同期して、シリアルに符号化を行う回路であ
る。最初に４回φが印加されたときは、外部入力
端子Dinから入力バツフア５を通して入つて来た
データを、そのまま入出力線Ｉ／Ｏに出す（この
とき同時に冗長ビツトの生成を行う）。続いて３
回φが印加されたときは（このときはDinからの
データの取り込みは行わない）、生成した冗長ビ
ツトを順にＩ／Ｏに出す。データ線選択回路４
は、データ線をD0、D1、……、D6の順で選択す
るので、D0〜D3の上のメモリセルには情報ビツ
ト（Dinから入つて来たデータ）が、D4〜D6上の
メモリセルには冗長ビツトがそれぞれ書き込まれ
る。
次に、復号回路６０について述べる。これは、
巡回符号の性質を利用して、クロツクパルスφに
同期して、シリアルに復号を行う回路である。最
初に７回φが印加されたときは、データ線選択回
路４によつてデータ線がD0、D1、……D6の順に
選択され、各メモリセルから読み出されたデータ
が順に入出力線Ｉ／Ｏを通つて復号回路に入る。
このとき、６０はシンドロームの計算を行う。次
に７回φが印加されたときに、誤り訂正されたデ
ータを順にＩ／Ｏに出す。このとき、再度４によ
りデータがD0、D1、……、D6の順に選択される
ので、訂正されたデータは順にもとのメモリセル
に書き込まれる。また、訂正されたデータのう
ち、最初の４ビツト（情報ビツト）は、順に出力
バツフアを介して外部出力端子Doutに出す。
巡回符号の性質を利用して、クロツクパルスφに
同期して、シリアルに復号を行う回路である。最
初に７回φが印加されたときは、データ線選択回
路４によつてデータ線がD0、D1、……D6の順に
選択され、各メモリセルから読み出されたデータ
が順に入出力線Ｉ／Ｏを通つて復号回路に入る。
このとき、６０はシンドロームの計算を行う。次
に７回φが印加されたときに、誤り訂正されたデ
ータを順にＩ／Ｏに出す。このとき、再度４によ
りデータがD0、D1、……、D6の順に選択される
ので、訂正されたデータは順にもとのメモリセル
に書き込まれる。また、訂正されたデータのう
ち、最初の４ビツト（情報ビツト）は、順に出力
バツフアを介して外部出力端子Doutに出す。
次に、本実施例の欠陥救済回路を説明する。ま
ず、カウンタ１０について述べる。前述のよう
に、読み出し動作の場合は、データがD0、D1、
……、D6の順に選択されるので、カウンタ１０
の出力は、“０”、“１”、……、“６”、“０”、
“１”、……、“６”の順に変化するようにしなけ
ればならない。これは、第１５図に示す７進カウ
ンタを用いれば実現できる。ROM２０，２１、
比較回路３０，３１および切換回路４０は、第７
図および第８図に示したものと同じである。ただ
し、データ線がECC用の冗長データ線も含めて
７本あるので、ROMのビツト数は４ビツト（う
ち１ビツトは欠陥救済を行うかどうかの識別用）
必要であり、比較回路の排他的論理和ゲートは３
個必要である。
ず、カウンタ１０について述べる。前述のよう
に、読み出し動作の場合は、データがD0、D1、
……、D6の順に選択されるので、カウンタ１０
の出力は、“０”、“１”、……、“６”、“０”、
“１”、……、“６”の順に変化するようにしなけ
ればならない。これは、第１５図に示す７進カウ
ンタを用いれば実現できる。ROM２０，２１、
比較回路３０，３１および切換回路４０は、第７
図および第８図に示したものと同じである。ただ
し、データ線がECC用の冗長データ線も含めて
７本あるので、ROMのビツト数は４ビツト（う
ち１ビツトは欠陥救済を行うかどうかの識別用）
必要であり、比較回路の排他的論理和ゲートは３
個必要である。
以上説明したように、本発明によれば、データ
の読み出し、書き込みをシリアルに行うメモリに
欠陥救済を導入することができるので、少数の欠
陥のあるチツプを良品とすることができ、歩留り
を向上させることができる。
の読み出し、書き込みをシリアルに行うメモリに
欠陥救済を導入することができるので、少数の欠
陥のあるチツプを良品とすることができ、歩留り
を向上させることができる。
第１図、第９図、第１１図、第１３図は本発明
による欠陥救済回路を有する半導体メモリの実施
例を示す構成図、第２図〜第４図は上記メモリに
用いるメモリアレーおよびセンスアンプの回路
図、第５図、第１４図は上記メモリに用いるデー
タ線選択回路の回路図、第６、第１５図は上記メ
モリに用いるカウンタの回路図、第７図は上記メ
モリに用いるROMおよび比較回路の回路図、第
８図は上記メモリに用いる切換回路の回路図、第
１０図は上記メモリに用いるシフトレジスタの回
路図、第１２図は上記メモリに用いる比較回路の
回路図である。 １……メモリアレー、２，８……デコーダ、３
……ワード線駆動回路、４……データ線選択回
路、５……入力バツフア、６……出力バツフア、
７……シフトレジスタ、１０……カウンタ、２
０，２１……ROM、３０，３１……比較回路、
４０……切換回路、５０…符号化回路、６０……
…復号回路、Wi……ワード線、DWi……ダミー
ワード線、Dj……データ線、SDj……予備データ
線、MCij……メモリセル、DCij……ダミーセル、
SAj……センスアンプ、SSAj……予備センスア
ンプ、DFFj……Ｄフリツプフロツプ、JKFFk…
…JKフリツプフロツプ、RSFFj……RSフリツプ
フロツプ（プリセツト、クリア機能付）、LTk…
…ラツチ回路、Fk……ヒユーズ。
による欠陥救済回路を有する半導体メモリの実施
例を示す構成図、第２図〜第４図は上記メモリに
用いるメモリアレーおよびセンスアンプの回路
図、第５図、第１４図は上記メモリに用いるデー
タ線選択回路の回路図、第６、第１５図は上記メ
モリに用いるカウンタの回路図、第７図は上記メ
モリに用いるROMおよび比較回路の回路図、第
８図は上記メモリに用いる切換回路の回路図、第
１０図は上記メモリに用いるシフトレジスタの回
路図、第１２図は上記メモリに用いる比較回路の
回路図である。 １……メモリアレー、２，８……デコーダ、３
……ワード線駆動回路、４……データ線選択回
路、５……入力バツフア、６……出力バツフア、
７……シフトレジスタ、１０……カウンタ、２
０，２１……ROM、３０，３１……比較回路、
４０……切換回路、５０…符号化回路、６０……
…復号回路、Wi……ワード線、DWi……ダミー
ワード線、Dj……データ線、SDj……予備データ
線、MCij……メモリセル、DCij……ダミーセル、
SAj……センスアンプ、SSAj……予備センスア
ンプ、DFFj……Ｄフリツプフロツプ、JKFFk…
…JKフリツプフロツプ、RSFFj……RSフリツプ
フロツプ（プリセツト、クリア機能付）、LTk…
…ラツチ回路、Fk……ヒユーズ。
Claims (1)
- 【特許請求の範囲】 １ データの読み出しもしくは書き込みをクロツ
クパルスに同期してシリアルに行うメモリにおい
て、上記クロツクパルスと同期してカウントを行
うカウンタと、少なくとも特定のメモリセルが選
択される順番を記憶するROMと、上記カウンタ
の出力と上記記憶された順番とを比較する比較回
路と、上記比較回路の出力に従つて上記順番のと
きに選択されるメモリセルと予備メモリセルとの
切り換えを行う切換回路とを有することを特徴と
する半導体メモリ。 ２ 特許請求の範囲第１項に記載の半導体メモリ
において、上記特定のメモリセルは、欠陥がある
メモリセルであることを特徴とする半導体メモ
リ。 ３ 特許請求の範囲第１項又は第２項の何れかに
記載の半導体メモリにおいて、上記データの読み
出しもしくは書き込みは、シフトレジスタによつ
てシリアルに行われることを特徴とする半導体メ
モリ。 ４ 特許請求の範囲第１項乃至第３項の何れかに
記載の半導体メモリにおいて、上記特定のメモリ
セルは、ダイナミツク型であることを特徴とする
半導体メモリ。 ５ 特許請求の範囲第１項乃至第３項の何れかに
記載の半導体メモリにおいて、上記特定のメモリ
セルは、スタテイツク型であることを特徴とする
半導体メモリ。 ６ 特許請求の範囲第１項乃至第５項記載の半導
体メモリにおいて、上記ROMは、EPROMであ
ることを特徴とする半導体メモリ。 ７ 特許請求の範囲第１項乃至第５項記載の半導
体メモリにおいて、上記ROMは、E2PROMであ
ることを特徴とする半導体メモリ。 ８ 特許請求の範囲第１項乃至第５項記載の半導
体メモリにおいて、上記ROMは、ヒユーズを用
いたROMであることを特徴とする半導体メモ
リ。 ９ 特許請求の範囲第１項乃至第８項の何れかに
記載の半導体メモリにおいて、上記データは、書
き込み時に付加された誤り訂正符号に基づく冗長
ビツトを含むことを特徴とする半導体メモリ。 １０ 複数のワード線と、複数のデータ線と、上
記複数のワード線と上記複数のデータ線との交点
に設けられたメモリセルと、上記ワード線によつ
て同時に選択されるメモリセルの一部又は全部の
データの読み出しもしくは書き込みをクロツクパ
ルスと同期してシリアルに行う半導体メモリにお
いて、 上記クロツクパルスと同期してカウントを行う
カウンタと、特定のメモリセルが含まれるデータ
線が選択される順番を少なくとも記憶するROM
と、上記カウンタの出力と上記記憶された順番と
を比較する比較回路と、上記比較回路の出力に従
つて上記順番のときに選択されるデータ線と予備
データ線との切り換えを行う切換回路とを有する
ことを特徴とする半導体メモリ。 １１ 特許請求の範囲第１０項に記載の半導体メ
モリにおいて、上記ROMは、さらに上記特定の
メモリセルの含まれるデータ線における上記特定
のメモリセルの位置を記憶することを特徴とする
半導体メモリ。 １２ 特許請求の範囲第１０項又は第１１項の何
れかに記載の半導体メモリにおいて、上記複数の
データ線の配置はオープンビツト線方式であるこ
とを特徴とする半導体メモリ。 １３ 特許請求の範囲第１０項又は第１１項の何
れかに記載の半導体メモリにおいて、上記複数の
データ線の配置はフオールデツトビツト線方式で
あることを特徴とする半導体メモリ。 １４ 特許請求の範囲第１０項乃至第１３項の何
れかに記載の半導体メモリにおいて、上記特定の
メモリセルは、欠陥があるメモリセルであること
を特徴とする半導体メモリ。 １５ 特許請求の範囲第１０項乃至第１４項の何
れかに記載の半導体メモリにおいて、上記データ
の読み出しもしくは書き込みは、シフトレジスタ
によつてシリアルに行われることを特徴とする半
導体メモリ。 １６ 特許請求の範囲第１０項乃至第１５項の何
れかに記載の半導体メモリにおいて、上記特定の
メモリセルは、ダイナミツク型であることを特徴
とする半導体メモリ。 １７ 特許請求の範囲第１０項乃至第１５項の何
れかに記載の半導体メモリにおいて、上記特定の
メモリセルは、スタテイツク型であることを特徴
とする半導体メモリ。 １８ 特許請求の範囲第１０項乃至第１７項記載
の半導体メモリにおいて、上記ROMは、
EPROMであることを特徴とする半導体メモリ。 １９ 特許請求の範囲第１０項乃至第１７項記載
の半導体メモリにおいて、上記ROMは、
E2PROMであることを特徴とする半導体メモリ。 ２０ 特許請求の範囲第１０項乃至第１７項記載
の半導体メモリにおいて、上記ROMは、ヒユー
ズを用いたROMであることを特徴とする半導体
メモリ。 ２１ 特許請求の範囲第１０項乃至第２０項の何
れかに記載の半導体メモリにおいて、上記データ
は書き込み時に付加された誤り訂正符号に基づく
冗長ビツトを含むことを特徴とする半導体メモ
リ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140511A JPS6120300A (ja) | 1984-07-09 | 1984-07-09 | 欠陥救済回路を有する半導体メモリ |
| EP84116060A EP0148488B1 (en) | 1983-12-23 | 1984-12-21 | Semiconductor memory having multiple level storage structure |
| DE8484116060T DE3485595D1 (de) | 1983-12-23 | 1984-12-21 | Halbleiterspeicher mit einer speicherstruktur mit vielfachen pegeln. |
| KR1019840008298A KR920011043B1 (ko) | 1983-12-23 | 1984-12-24 | 반도체 기억장치 |
| US06/686,018 US4661929A (en) | 1983-12-23 | 1984-12-24 | Semiconductor memory having multiple level storage structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140511A JPS6120300A (ja) | 1984-07-09 | 1984-07-09 | 欠陥救済回路を有する半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6120300A JPS6120300A (ja) | 1986-01-29 |
| JPH0544760B2 true JPH0544760B2 (ja) | 1993-07-07 |
Family
ID=15270346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59140511A Granted JPS6120300A (ja) | 1983-12-23 | 1984-07-09 | 欠陥救済回路を有する半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120300A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148200A (ja) * | 1984-08-14 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| US4719601A (en) * | 1986-05-02 | 1988-01-12 | International Business Machine Corporation | Column redundancy for two port random access memory |
| JP2535159B2 (ja) * | 1986-12-25 | 1996-09-18 | 東急建設株式会社 | 構造物に埋設された放射線吸収体の探査方法 |
| JPH01119995A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体メモリ |
| JPH0677400B2 (ja) * | 1987-11-12 | 1994-09-28 | シャープ株式会社 | 半導体集積回路装置 |
| JPH03238700A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 半導体メモリ |
| JP3317644B2 (ja) * | 1996-11-29 | 2002-08-26 | セントラル硝子株式会社 | 板ガラス間に挟持された中間膜端部の切断方法およびその装置 |
| KR100468666B1 (ko) * | 1997-06-11 | 2005-04-06 | 삼성전자주식회사 | 반도체장치 |
| JP2001273788A (ja) | 2000-03-29 | 2001-10-05 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-07-09 JP JP59140511A patent/JPS6120300A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6120300A (ja) | 1986-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |