JPH01128470A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 真性ベースの側面で外部引出し電極がコンタクトしてい
るトランジスタに関し。

真性ベースとその外部引出し電極、およびエミッタを自
己整合で形成可能な方法を提供することを目的とし。

半導体基板表面に画定された領域を第１　ＳｉＯ□層と
第１　　Ｓｉ、Ｎ４層と第２　ＳｉＯ□層と第２Ｓｉ３
Ｎａ層から成る積層パターンにより選択的にマスクし、
半導体基板の露出表面を所定の深さ除去して該領域に半
導体基板の突起部を形成し、突起部の側面をマスクする
第３ＳｉＯ□層および第３　Ｓｉ３Ｎ４層を形成後。

積層パターンおよび第３３ｉ３Ｎ、層をマスクとして半
導体基板の表面を選択酸化して該領域周囲に分離絶縁層
を形成し２分離絶縁層の表面にＳｉ”を注入後、第２　
Ｓｉ３Ｎ４層と第３３ｉ３Ｎ４層と第３５ｉＯｚ層を除
去し１分離絶縁層の表面に選択的にＳｉ層を形成後、該
Ｓｉ層の表面を選択酸化して第４５ｉＯｚ層を形成し、
第１　Ｓｉ３Ｎ４層および第１ＳｉＯ□層を選択的に除
去して該領域における半導体基板の表面を露出させると
ともに該領域内に第４ＳｉＯ□層の側面を露出させる諸
工程から構成される。

〔産業上の利用分野〕

本発明は真性ベース領域の側面にコンタクトする外部引
出し電極を有するプレーナ型バイポーラトランジスタに
関する。

〔従来の技術〕

集積回路の高速化および高密度化にともなって。

トランジスタ等が形成される半導体基板面上の領域（素
子領域）を厚い酸化膜で分離し、ベース領域等に対する
外部引出し電極をこの酸化膜上に設ける構造が広く用い
られている。

第２図は上記構造のプレーナ型バイポーラトランジスタ
を模式的に示す断面図であって、ｐ型シリコン基板１に
成長させたｎ型エピタキシャル層から成るコレクタ２と
、該ｎ型エピタキシャル層にｐ型不純物を注入して形成
されたベース領域３と、該ベース領域３にｎ型不純物を
注入して形成されたエミッタ４とから構成されたｎｐｎ
）ランジスタは、ｐ型シリコン基板１を選択的に熱酸化
して形成された厚い酸化膜５　（分離絶縁層）により１
図示しない他の素子と電気的に分離されている。

ベース領域３に対する外部引出し電極６は、ベース領域
３におけるエミッタ４の周囲の領域（外部ベース領域）
とコンタクトしており、その一端は酸化膜５上に延伸さ
れ、この延伸部でベース電極７に接続されている。なお
、エミッタ４直下のベース領域３の領域は真性ベース領
域と呼ばれる。

また、同図において、参照符号８はｎ゛埋込層。

９はコレクタコンタクト層、１０はコレクタ電極。

１）はエミッタ電極、１２は層間絶縁層を示す。

〔発明が解決しようとする問題点〕

第２図の構造においては、ベース領域３の上面で外部引
出し電極６がコンタクトしている。すなわち、外部引出
し電極６とのコンタクトのために。

トランジスタ動作に直接寄与しない前記外部へ一ス領域
が必要とされる。そこで、ベース領域をエミッタ４直下
の前記真性ベース領域まで縮小し。

真性ベースの側面でその外部引出し電極をコンタクトさ
せる５ＩＣＯＳ（Ｓｉｄｅ−ｉｌＩａｌｌ　Ｃｏｎｔａ
ｃｔ　５ｔｒａｃｔｕｒｅ）と称される構造が提案され
ている　（Ｔ、Ｎａｋａｍｕｒａ。

ｅｔ　ａｔ、、“２９０ｐｓｅｃ　Ｉ”Ｌ　Ｃ１ｒｃｕ
ｉｔｓ　ｗｔｔｈ　Ｆｉｖｅ４ｏ１ｄＳｅｌｆ−Ａｌｉ
ｇｎｍｅｎｔ″、　ＩＥＤＭ　Ｔｅｃｈ、　Ｄｉｇｅｓ
ｔ、１９８２．ｐｐ。

６８４−６８７）。

上記５ＩＣＯ５構造は、外部ベース領域を削除すること
によりベース領域の接合容量を減少し、トランジスタを
より高速化できる利点を有する。本発明は真性ベース領
域の側面で外部引出し電極とのコンタクトが形成された
上記５ＩＣＯＳに類似の構造を有する半導体装置を製造
するための新規な方法を提供することを目的とし、その
特徴および利点は以下の記述により明らかになる。

〔問題点を解決するための手段〕

上記目的は、半導体基板の一表面の所定の領域を、該半
導体基板に対して選択的エツチングが可能な絶縁材料か
ら成る第１の絶縁層と該絶縁材料に対して選択的エツチ
ングが可能な耐酸化性材料から成る第１の耐酸化層と前
記絶縁材料から成る第２の絶縁層と前記耐酸化性材料か
ら成る第２の耐酸化層を順次積層して成る積層パターン
によりマスクする工程と、該積層パターンの周囲に露出
している該半導体基板を表面から所定の深さ除去して該
半導体基板から成り露出した側面を有する突起部を形成
する工程と、該耐酸化性材料から成る第３の耐酸化層を
該側面に形成する工程と、該積層パターンおよび該第３
の耐酸化層をマスクとして該半導体基板の表面を酸化し
て該領域の周囲に分離絶縁層を形成する工程と、該積層
パターン上に該第２の耐酸化層が存在する状態で該分離
絶縁層の表面に不純物イオンを注入する工程と、該第２
の耐酸化層および該第３の耐酸化層を除去する工程と、
該分離絶縁層の表面に該側面に接する半導体層を形成す
る工程と、該半導体層の表面を選択的に酸化して該表面
に第４の絶縁層を形成する工程と、該第１の耐酸化層お
よび該第１の絶縁層を除去して該領域における該半導体
基板の表面を露出させる工程を含むことを特徴とする本
発明の半導体装置の製造方法によって達成される。

〔作　用〕

シリコン基板表面の真性ベース領域上に５ｉｎ２層とＳ
ｉ３Ｎ、層が交互に積層された４層パターンを形成し、
該パターンの５ｉＪ４層と５ｉｎ２層を適宜耐エツチン
グマスクおよび耐酸化マスクとして使用する。これによ
り。

（１）真性ベース領域にシリコン単結晶基板から成る突
起部を、真性ベース領域の周囲にフィールド酸化層を、
それぞれ自己整合的に形成可能となる。

（２）フィールド酸化層の表面にシリコンイオンを選択
的に注入可能となり、その結果、前記突起部の側面に接
触するベース引出し電極となるシリコン層がフィールド
酸化層上に選択的に形成されるとともに真性ベース領域
におけるシリコン単結晶基板表面が高いエツチング選択
比をもって自己整合的に表出可能となる。

〔実施例〕

以下本発明の実施例を図面を参照して説明する。

以下の図面において既掲の図面におけるのと同じ部分に
は同一符号を付しである。

第１図（ａ）ないしくｎ）は本発明の一実施例の工程に
おける要部断面図である。まず第１図（ａ）を参照して
９例えばシリコンから成る半導体単結晶基板１の表面上
を公知の熱酸化方法により酸化して厚さ約２００人の５
ｉｏｔ層（第１の絶縁層）を形成し２次いで公知のＣＶ
Ｄ　（化学気相堆積）法を用いて厚さ約２０００人の５
ｉＪ４層２２（第１の耐酸化層）、厚さ約６００人の５
ｉＣｈ層２３（第２の絶縁Ｎ）および厚さ約２０００人
の５ｉ３Ｎｓ層２４（第２の耐酸化層）を順次形成する
。なお、第１図（ａ）には図示していないが、シリコン
単結晶基板１の該表面近傍の所定の領域には、第２図に
示したと同様の、埋込層が形成されており、さらに、コ
レクタとなるエピタキシャル層が全面に形成されている
。また、　ＳｉＯ□層２１の機能は後の記述により明ら
かにされるが、その他に、シリコン単結晶基板１の上に
５ｉ３Ｎａ膜を形成した場合に転位が発生するのを防止
するためのパッド酸化膜としての通常の機能も有してい
る。

上記に次いで、シリコン単結晶基板１の真性ベース領域
４０上の５ｉＪ４層２４の表面を図示しないレジスト層
で選択的にマスクしたのち、このレジスト層から露出し
ている部分のＳｉ、Ｎ、層２４．　ＳｉＯ□層２３、　
５ｉＪ４層２２およびＳｉＯ□層２１を、公知のエツチ
ング技術を用いて順次選択的に除去する。さらに。

真性ベース領域４０の周囲に露出されたシリコン単結晶
基板１を、公知のシリコンエツチング技術を用いて表面
から厚さ約２０００人選択的に除去する。

このようにして第１図（ｂ）に示すような構造を得る。

すなわち、シリコン単結晶基板１には真性ベース領域４
０に対応する突起部４１が形成されており１　この突起
部４１の上面はＳｉＯ□層２１．ＳｉＪ４層２２゜５ｉ
Ｏｚｊ！！２３およびＳｉ３Ｎ、層２４から成る積層パ
ターンで覆われている。

そののち、公知のＣＶＯ技術を用いて、第１図（ｃ）に
示すようにシリコン単結晶基板１の全面に厚さ約３００
人のＳｉＯ□層２５上２５の絶縁層）、厚さ約７００人
のＳｉＪ、層２６（第３の耐酸化層）および厚さ約３０
００人の例えば多結晶シリコン層２７（半導体層）を順
次形成する。その結果、突起部４１の側面はＳｉ３Ｎ、
層２６によって覆われた状態となる。上記において、　
ＳｉＯ□層２５上２５部４１の側面とＳｉ、Ｎ４層２６
間のパッド酸化膜の目的で導入される。

次いで、公知の異方性エツチング技術を用いて多結晶シ
リコン層２７をシリコン単結晶基板１に垂直方向からエ
ツチングする。その結果、第１図（ｄ）に示すように、
突起部４１および前記積層パターンの側面に多結晶シリ
コン層２７から成る側壁部２７′が形成される。

この側壁部２７′をマスクとして、公知のエツチング技
術を用いて露出しているＳｉＪ、層２６およびＳｉＯ□
層２５上２５選択的に除去し、第１図（ｅ）に示す構造
を得る。すなわち、真性ベース領域４０の周囲のシリコ
ン単結晶基板１表面には、側壁部２７′によりマスクさ
れていた５ｉＯｚ層２５およびＳｉＪ４層２６の部分が
残される。なお、側壁部２７′はこのためのマスクとし
て用いられるのであって、真性ベース領域４０の周囲に
ＳｉＯ□層２５上２５Ｓｉ：＋Ｎ４層２６を残さない場
合、あるいは、他の方法によりマスクが形成される場合
には、多結晶シリコン層２７の形成およびその異方性エ
ツチングを省略してよいことは明らかである。

上記に次いで、　　ＳｉＪ４層２４および２６をマスク
としてシリコン単結晶基板１の露出表面を酸化し。

第１図（ｆ）に示すように、真性ベース領域４０の周囲
にＳｉＯ□から成る分離絶縁層２８を形成する。この方
法は公知のＬＯＧＯＳ技術と同じであり１通常。

分離絶縁層２８の先端はＳｉＪ４層２６の下部を真性ベ
ース領域４０に向かって伸び、いわゆるバーズビークを
形成する。すなわち、真性ベース領域４０の周囲のＳｉ
、Ｎ、層２６はバーズビークが真性ベース領域４０を狭
めないようにするための最大伸び代を与える役割を有す
る。したがって、真性ベース領域４０にバーズビークが
侵入しても差支えない場合には。

真性ベース領域４０周囲にＳｉＪ４層２６およびＳｉＯ
□層２５上２５必要はなく、その結果、第１図（Ｃ）お
よび第１図（ｄ）に関連して述べた前記多結晶シリコン
層２７の形成およびその異方性エツチングのそれぞれの
工程を省略して差支えない。なお、突起部４１の側面は
ＳｉＪ４層２６の一部でマスクされており、上記分離絶
縁層２８の形成において酸化されない。

次いで、シリコン単結晶基板１の全面にシリコンイオン
（Ｓｔ”　）　３０を照射し、ＳｉＪ４層２６および分
離絶縁層２８の表面にＳｉ”を注入する。この場合のイ
オンエネルギーは約８０ＫｅＶとし、ドーズ量は１　ｘ
ｌＯ１′′原子／　ｃｉ程度とする。そののち、公知の
５４３Ｎ４エツチング技術を用いてＳｉＪ４層２６およ
び前記積層パターン上のＳｉ、Ｎ４層２４を除去し、さ
らに、公知のＳｉＯ□ｉＯ□ング技術を用いてＳｉＯ□
層２５上２５し、　Ｓｉ０ｇ層２５によって覆われてい
た突起部４１の側面を露出させる。上記において、Ｓｉ
Ｊ４層２４を除去した結果露出されたＳｉｎ、層２３が
、　Ｓｉｎ２層２５の除去において一部エッチングされ
るが、その膜厚がＳｉＯ□層２５上２５倍程度大きいの
で、　　Ｓｉ、Ｎ。

層２２上に残っている。

上記の工程により、シリコン単結晶基板ｌの表面は、　
Ｓｉ”　３０が注入された分離絶縁層２８とＳｉ”　３
０が注入されていないＳｉＯ□層２３層頂３れた状態と
なる。このようなシリコン基板１上に１例えば公知のＣ
ｖＤ技術を用いてシリコンを成長させる。このシリコン
成長に適した条件は１例えば５ｉＨｚＣｈ（ジクロルシ
ラン）を原料ガスとし用い、ガス圧約８０Ｔｏｒｒ、温
度約９００℃である。その結果、第１図（ｇ）に示すよ
うに１分離絶縁層２８の上には多結晶シリコン層３１が
成長するが、　ＳｉＯ□Ｊ’！２３の上にはシリコン層
が生成しない。このシリコン層の選択成長は注入された
Ｓｔ”　３０が核となって生じるためである。突起部４
１の側面からは通常のエピタキシャル成長により単結晶
シリコン層３２が成長する。

このようにして真性ベースを構成する突起部４１の側面
に該真性ベースの引出し電極を構成するための多結晶シ
リコン層３１がコンタクトした構造が得られる。

上記に次いで、公知のＳｉｎ、エツチング技術を用いて
Ｓｔｏｗ層２３を除去し、第１図（ｈ）に示すように、
真性ベース領域４０をレジスト層３３でマスクしたのち
、多結晶シリコン層３１に１例えば硼素イオン（Ｂ”）
３４を注入する。このＢ゛３４の注入は前記引出し電極
の抵抗を低くする目的で行われる。

この際、レジスト層３３は真性ベース領域４０の周囲の
一部分を覆っても差支えない。そしてレジスト層３３を
除去したのち、多結晶シリコン層３１を所定形状の外部
引出し電極にパターンニングする。

パターンニングされた多結晶シリコン［３１および単結
晶シリコン層３２の表面を所定の厚さ酸化し。

第１図（ｉ）に示すように、厚さ約２０００人のＳｉｎ
。

膜３５（第４の絶縁層）を形成する。シリコン単結晶基
Ｆｉ１の突起部４１はＳｉ３Ｎ、層２２によりマスクさ
ｊノ４’ｊ れているので酸化されない。上記のようにして得られた
構造における突起部４１をバイポーラトランジスタ以外
の半導体装置の活性領域として用いることもできる。

以後バイポーラトランジスタを形成するために。

公知のＳｔ、Ｎ、エツチング技術を用いてｌ　　Ｓｉ３
Ｎ４［２２を除去してＳｉ０１層２１を表出させるとと
もに真性ベース領域４０内にＳｉＯ！膜３５の側面を表
出させる。

そして、第１図（ｊ）に示すように、真性ベース領域４
０を包含する開口３６を有するレジスト層３７によりＳ
ｉＯ□膜３５をマスクしたのち、突起部４１に不純物イ
オン４２を注入し、真性ベース４３を形成する。

このようにして、真性ベース４３は第１図（ｂ）に関連
して説明した工程において真性ベース領域４０を画定し
たのちは、自己整合的に形成され、しかも、真性ベース
４３の側面で多結晶シリコン層３１から成る外部引出し
電極がコンタクトした構造が得られる。

次いで、レジス）ｊ！３７を除去し１通常の製造工程に
おけると同様にして、第１図（ｋ）に示すように、シリ
コン単結晶基板１の全面に厚さ約２０００人のＳｉＯ□
層３８（第５の絶縁層）を形成したのち。

公知の異方性エツチング技術を用いてシリコン単結晶基
板１表面に垂直方向からエツチングを行い。

５ｉＯｔ層３８およびＳｉＯ□層２１を選択的に除去す
る。その結果、第１図（１）に示すように、　５ｉｆｔ
膜３５の真性ベース領域４０内における側面に、　Ｓｉ
ｎ、層３８から成る側壁層３８′が形成されるとともに
、突起部４１が表出される。側壁層３８′の下部には５
ｉＯｚ層２１の一部が残留する。

さらに、第１図（ｍ）に示すように、シリコン単結晶基
板１の全面に厚さ約１０００人の多結晶シリコンＮ３９
を形成したのち、シリコン単結晶基板１の全面に不純物
イオン４４を照射し、真性ベース４３内にエミッタ４５
を形成する。そして、公知のシリコンエツチング技術を
用いて多結晶シリコン層３９を選択的に除去し、第１図
（ｎ）に示すように。

エミッタ４５とコンタクトする多結晶シリコ６ン層３９
から成るエミッタ電極３９′を形成する。

上記の構造から構成されるバイポーラトランジスタを第
４図に示す。前記のようにしてパターンニングされて外
部引出し電極を構成する多結晶シリコン層３１上および
あらかじめシリコン単結晶基板１に形成されているコレ
クタコンタクト層４７上の所定位置上におけるＳｉｎｇ
膜３５膜上５ぞれ開口を設け、該開口で多結晶シリコン
層３１にコンタクトするベース配線４８およびコレクタ
コンタクト層４７る接続するコレクタ配線４９を形成し
、同時に前記エミッタ電極３９′にコンタクトするエミ
ッタ配線５０を形成してバイポーラトランジスタが完成
される。なお、第４図において符号５３はシリコン単結
晶基板ｌにあらかじめ形成されている高不純物濃度の埋
め込層、５４はコレクタコンタクト等４７とコレクタ配
線４９とを接続するための中間接続層であって、外部引
出し電極と同じバクーンニング工程においてコレクタコ
ンタクト層４７上に残された多結晶シリコン層３１から
構成される。

上記の説明から分かるように１本発明の方法によれば次
のような利点が得られる。

■真性ベースの側面でコンタクトする外部引出し電極を
存するバイポーラトランジスタの真性ベースとその外部
引出し電極およびエミッタを自己整合で形成できる。

■外部引出し電極を構成する多結晶シリコン層３１とエ
ミッタ領域４５との間にはエピタキシャル成長した領域
が存在するために、多結晶シリコン層３１に注入された
。前記Ｂ゛のような高濃度のｐ型不純物の拡散が抑制さ
れる。

■多結晶シリコン層３１はエピタキシャル成長温度で形
成されるために粒径が大きく、シたがって。

低抵抗の外部引出し電極を形成できる。

■真性ベース領域に選択的に多結晶シリコン層が生成さ
れないので、この領域における多結晶シリコン層の除去
のために高度に制御されたエツチング工程が不要となり
、工程の簡略化および製造歩留りの向上が可能となる。

第３図（ａ）ないしくｆ）は本発明の他の実施例の工程
における要部断面図であって、既掲の図面におけるのと
同じ部分には同一符号を付しである。第３図（ａ）を参
照して、シリコン単結晶基板ｌには、第１図（ｂ）まで
と同一工程により突起部分４１が形成されており、突起
部分４１の上面は第１の５１０２層２１．第１の５ｉＪ
４層２２．第２の５ｉｆｔ層２３および第２の５ｉＪ４
層２４から成る積層パターンにより覆われている。

前記積層パターンおよび突起部分４１の側面には。

第１図（ｃ）ないしくｅ）に関連して説明した工程によ
り、第３のｓｉｏ、Ｆｆ２５および第３のＳｉ３Ｎ４層
２６が形成されている。ただし１本実施例においては、
　Ｓｉ０２層２５および５ｉ３Ｎａ層２６は前記積層パ
ターンおよび突起部分４１の側面に選択的に形成し、突
起部分４１周囲のシリコン単結晶基板１表面には形成し
ないので、第１図（ｃ）および（ｄ）の工程における多
結晶シリコン層２７の形成およびその異方性エツチング
は行わない。

次いで、前記積層パターンをマスクとして、シリコン単
結晶基板１の露出表面をさらに約１０００人の深さエツ
チング除去する。その結果、第３図（ｂ）に示すように
、突起部分４１の下にシリコン単結晶基板１の一部であ
り露出した側面を有する突起下部４６が形成される。こ
ののち、シリコン単結晶基板１を等方性エツチングによ
り約２０００人除去する。これにより突起下部４６の側
面を突起部内側に後退させる。

引続き、前記積層パターンおよび５ｉＪ４層２６をマス
クとしてシリコン単結晶基板ｌおよび突起下部４６のの
露出表面を酸化し、第３図（Ｃ）に示すよ・うに、厚さ
約４０００人の第６のＳｉＯ□層５１層形１する。突起
下部４６の側面に形成された５ｉＯｄ’ｉ５１は真性ベ
ース領域４０に約４０００人食い込んだ状態となる。

すなわち、突起下部４６の側面は元の位置から上記の食
い込み量だけ後退したことになる。なお、第３図（ｃ）
における破線は突起部４１と突起下部４６の境界面およ
び突起下部４６の下端面を示す。

次いで、突起下部４６の側面に形成されている部分のＳ
ｉ０２層５１の側面に第４の５ｉＪ４層５２を形成する
。この形成方法としては、公知の５ｉＪ４ＣＶＤ技術と
異方性エツチング技術を用いればよい。その結果、第３
図（ｄ）に示すように、Ｓｉ３Ｎ４層５２は前記積層パ
ターンの側面にも形成されている。そののち、前記積層
パターンにおけるＳｉ：ＩＮ４層２４．および５ｉＪ４
層２６と５ｉＪ４層５２をマスクとしてシリコン単結晶
基板１を酸化して真性ベース領域の周囲に分離絶縁層２
８を形成する。なお、この状態では前記５ｉＯｚ層５１
を分離絶縁層２８と区別するして図示する必要がないの
で、第３図（ｄ）においては分離絶縁層２日に含まれて
いるものとして示しである。

次いで、前記積層パターンおよび分離絶縁層２８の表面
にＳｉ”　３０を注入したのちＳｉ３Ｎ４層２４と２６
と５２を公知の５ｉＪ４エツチング技術により選択的に
除去し、さらに、公知のＳｉ０ｇエツチング技術を用い
てＳｉＯ□層２５層比５して突起部分４１の側面を露出
させる。この５１０２層２５の除去において、　５ｉｏ
Ｊ２３と分離絶縁層２８の一部がエツチングされるが、
これらの厚さはＳｉＯ□層２５層比５て充分大きいので
。

必要な厚さのＳｔａｇ層２３層上３分離絶縁層２８がエ
ツチング後にも残っている。

上記ののち、前記実施例におけると同様に５分離絶縁層
２８の表面にシリコン層３１を選択的に生成する。この
際、突起部分４１の側面に接する部分では単結晶シリコ
ン層３２が成長する。シリコン層３１を外部引出し電極
の形状にパターンニングしたのち、前記積層パターンに
おけるＳｉ３Ｎ４層２２をマスクとして前記シリコン層
３１および３２の表面を酸化して第４のＳｉｎ、層３５
を形成し、第３図（ｅ）に示す構造を得る。

以後前記実施例におけると同様に公知の５４３Ｎ。

エツチング技術を用いて５ｉＪ４Ｎ２２を選択的に除去
して真性ベース領域内にＳｉＯ□層３５層側５を表出し
たのち、真性ベース領域にベース不純物をイオン注入し
、さらに、真性ベース領域に露出しているＳｉＯ□層２
１層上１分離絶縁層２８の上に第５のＳｉＯ□層を形成
する。そして第５のＳｉＯ□層を公知の異方性エツチン
グ技術を用いて選択的に除去し、第３図（ｆ）に示すよ
うに、真性ベース領域に露出しているＳｉＯ□層３５層
側５に第５の５ｉＯｚＪ’Ｗから成る側壁層３８′を形
成したのち、側壁層３８′をマスクとしてＳｉ０ｇ層２
１を公知のＳｉ０ｇエツチング技術により選択的に除去
してシリコン単結晶基板１の表面を露出させる。側壁Ｎ
３８′の下にはＳｉｎ、層２１の一部が残っている。

そして、シリコン単結晶基板１全面に多結晶シリコン層
を形成し、該多結晶シリコン層を通して真性ベース領域
に露出しているシリコン単結晶基板１に不純物を注入し
てエミッタ４５を形成する。

第３図（ｆ）において符号４３は真性ベース、符号３９
′は前記多結晶シリコン層をパターンニングして形成さ
れたエミッタ電橋を示す。

第３図（、ｆ）　の構造においては、前記実施例におけ
る第１図（ｎ）に示す構造に比べて、真性ベース４３と
その外部引出し電極を構成するシリコン７１３１と３２
のコンタクト面積が縮小されており、その結果、コレク
タを構成する突起下部４６と真性ベース４３との接合容
量が減少され、バイポーラトランジスタの動作速度をよ
り向上することが可能となる。

上記両実施例においては、突起部４１に形成された真性
ベースを有するバイポーラトランジスタの製造工程を示
したが、その側面で外部引出し電極を構成する単結晶シ
リコン層３２から成るコンタクトする構造の突起部４１
を、その他の半導体装置における活性領域を形成するた
めに用いることができる。例えば、　ＭＯＳ　　ｌ−ラ
ンジスタを形成する場合を第５図を用いて説明する。

第５図において１分離絶縁層上に形成されている多結晶
シリコン層３１をシリコン単結晶基板１の突起部４１の
両側に延伸する二つの外部引出し電極３１ａおよび３１
ｂにパターンニングされている。そして突起部４１上の
周辺に前記側壁層３８′が形成されたのち突起部４１の
表面を露出し、この表面を酸化して所定の厚さを有、す
るゲート酸化５５を形成する。そののち、該外部引出し
電極上のそれぞれの所定位置におけるＳｉＯ□層３５層
側５を設け、この開口を通じて外部引出し電極３１ａお
よび３１ｂにそれぞれコンタクトするソース／ドレイン
電極５６ａおよび５６ｂを形成する。同時にゲート酸化
膜５５上にゲート電極５７を形成する。このようにして
、突起部４１をチャネル領域とするＭＯＳ　　ｌ−ラン
ジスタが構成される。

さらに１本発明は分離絶縁層表面に注入される半導体イ
オンがＳｉ”であり、かつ１分離絶縁層表面に選択的に
生成される半導体層がシリコンであることに限定されな
い。また、すべての酸化層はＳｉｎ、に限定されず、さ
らにまた、すべての耐酸化層はＳｉ、Ｎ、に限定されな
い。

〔発明の効果〕

本発明によれば、活性領域の側部で外部引出し電極がコ
ンタクトしている構造の半導体装置を製造可能とするた
めの新規な方法が提供される。

【図面の簡単な説明】

第１図（ａ）ないしくｎ）は本発明の一実施例の工程に
おける要部断面図。 第２図はベース引出し電極が分離絶縁層上に設けられた
従来のプレーナ型バイポーラトランジスタの例を模式的
に示す断面図。 第３図（ａ）ないしくｆ）は本発明の他の実施例の工程
における要部断面図２ 第４図は本発明を適用して形成されたバイポーラトラン
ジスタの要部断面図。 第５図は本発明の他の応用例を示す要部断面図である。 図において。 ■はシリコン単結晶基板。 ２１と２３と２５と３５と３８と５１は５ｉＣｈ層。 ２２と２４と２６と５２は５ｉ３８４Ｎ＋２７と３１と
３９は多結晶シリコン層。 ２７′は側壁部。 ２８は分離絶縁層。 ３０はＳｉ”　。 ３１ａと３１ｂは外部引出し電極。 ３２は単結晶シリコン層。 ３３と３７はレジスト層。 ３４はＢ・。 ３６は開口。 ３８′は側壁層。 ３９′はエミッタ電極。 ４０は真性ベース領域。 ４１は突起部。 ４２と４４は不純物イオン。 ４３は真性ベース。 ４５はエミッタ。 ４６は突起下部。 ４７はコレクタコンタクト層。 ４８はベース配線。 ４９はコレクタ配線。 ５０はエミッタ配線。 ５３は埋め込層。 ５４は中間接続層。 ５５はベース酸化膜。 ５６ａおよび５６ｂはソース／ドレイン電極。 ５７はベース電極 である。 シトー？匣５６月　６リーりじツイヤ、４り何第１　区
　（その１） ＄公明ｅ−実元例 第１図　（その２） 本ｉむヨ月め　−ｒ芙オ邑ヂｌ″Ｊ 第１仄　Ｃ９３） 第ｆ図　（ｉつ４） 第２ｎ 、ｆ−２勇５８月のイ°已の実才色４夕″Ｊ第３Ｉ

Claims (1)

1. 【特許請求の範囲】 １）半導体基板（１）の表面の所定の領域（４０）を、
   該半導体基板に対して選択的エッチングが可能な絶縁材
   料から成る第１の絶縁層（２１）と該絶縁材料に対して
   選択エッチングが可能な耐酸化性材料から成る第１の耐
   酸化層（２２）と該絶縁材料から成る第２の絶縁層（２
   ３）と該耐酸化性材料から成る第２の耐酸化層（２４）
   が順次積層されて成る積層パターンによりマスクする工
   程と、 該積層パターンの周囲に露出している該半導体基板（１
   ）を表面から所定の深さ除去して該半導体基板（１）か
   ら成り露出した側面を有する突起部（４１）を形成する
   工程と、 該耐酸化性材料から成る第３の耐酸化層（２６）を該側
   面に形成する工程と、 該積層パターンおよび該第３の耐酸化層（２６）をマス
   クとして該半導体基板（１）の表面を酸化して該領域（
   ４０）の周囲に分離絶縁層（２８）を形成する工程と、 該積層パターン上に該第２の耐酸化層（２４）が存在す
   る状態で該分離絶縁層（２８）の表面に不純物イオン（
   ３０）を注入する工程と、 該第２の耐酸化層（２４）および該第３の耐酸化層（２
   ６）を除去する工程と、 該分離絶縁層（２８）の表面に該側面に接する半導体層
   （３１、３２）を形成する工程と、 該半導体層（３１、３２）の表面を選択的に酸化して該
   表面に第４の絶縁層（３５）を形成する工程と、該第１
   の耐酸化層（２２）および第１の絶縁層（２１）を除去
   して該領域（４０）における該半導体基板（１）の表面
   を露出させる工程 を含むことを特徴とする半導体装置の製造方法。 ２）該突起部（４１）の側面に第３の絶縁層（２５）を
   形成したのち第３の耐酸化層（２６）をに形成し、該積
   層パターンによりマスクされた該領域（４０）の周囲の
   該半導体基板（１）の表面をさらに所定の深さ除去して
   該突起部（４１）の下に該半導体基板（１）から成り露
   出した側面を有する突起下部（４６）を形成する工程を
   含むことを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。