JPS60251641A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は酸化膜等の絶縁膜により素子間分離をする半導
体装置およびその製造方法に関する。

〔発明の技術的背景とその問題点〕

従来、高密度の集積回路の素子間分離法として、例えば
選択酸化法が知られている。これは、素子分離用酸化膜
の膜厚の　／２に当る部分を、選択酸化によってシリコ
ン基板表面から下方に設けるものである。しかしながら
、この方法によると、熱酸化時に耐酸化性マスクとして
用いられるシリコン窒化股下に横方向から酸化が進行す
る、いわゆるバーズビークを生じる。その結果、素子領
域が両側で狭くなり、素子の集積度が低下するという欠
点がある。

このようなことから、最近ポリシリコンを用いた選択酸
化技術や埋込み酸化技術等のような素子分離法による半
導体装置の製造方法が提案されている。

以下添付図面の第１図および第２図を参照して従来技術
を説明する。なお、以下の図面の説明において同一要素
は同一符号で示しである。第１図はポリシリコンをもち
いた選択酸化技術によるＭＯＳトランジスタの製造工程
を説明するための、半導体装置の断面図である。まず、
第１図（ａ）に示すようにｐ型シリコン基板１上に第１
の５１０２膜２ａ、ポリシリコン層３、第２の５１０２
膜２ｂを順次形成する。次いで、第１図（ｂ）に示すよ
うに全面に５１３Ｎ４膜を堆積し、パターニングして５
１３Ｎ４パターン４を形成する。そして、このＳＩ３Ｎ
４パターン４をマスクとしてｐ型不純物をイオン注入し
、活性化してｐ型シリコン基板１にｐ＋型のヂャネルス
トツパ領域５を形成する。次いで、第１図（ｃ）に示す
ように８１３Ｎ４パターン４を耐酸化性マスクとしてポ
リシリコン層３を選択酸化し、厚い酸化膜６を形成する
。次いで、Ｓｉ３Ｎ４パターン４、第２の５ｉ０２膜２
ｂ、５１３Ｎ４パターン４下のポリシリコン層３及び第
１の ３ｉ０２膜２ａを順次除去してｐ型シリコン基板１表面
の一部を露出する。この時、厚い酸化膜６のオーバーハ
ング部のポリシリコン層３も除去されるため、第１図（
ｄ）に示す如く素子領域側の部分が横方向に凸状にはり
出した形状の素子間分離膜７が形成される。この後、第
１図（ｅ）に示すように常法により露出するｐ型シリコ
ン基板１上にゲート酸化膜８を形成し、このゲート酸化
膜上にゲート電極９を形成し、更にｐ型シリコン基板１
にｎ＋型のソース、ドレイン（図示Ｉず）を形成してｎ
チャネルＭＯ８ｌ−ランジスタを製造する。

このようなポリシリコンを用いた選択酸化技術を用いた
製造法によれば、前述したバーズビークを著しく抑制し
て素子の高集積化を図ることができる。しかし、チトン
ネルストツパ領域５を形成するためには、５１３Ｎ４パ
ターン４をマスクとしてポリシリコン層６等を介して基
板にイオン注入を行なうためその作業が困難である。ま
た、素子間分離膜７の段差部の傾斜が急なためゲート電
極９の形成時に断切れの恐れがある。またこの時酸化さ
れなかったポリシリコン膜をきれいに除去することは非
常に困難であり、これを行なおうとすると、５１０２の
エツチングが多くなって素子間分離膜７の厚さが減少し
てしまう虞れがある。

第２図は埋め込み酸化技術によるＭＯＳ　ｌ−ランジス
タの製造工程を説明するための半導体装置の断面図であ
る。まず、第２図（ａ）に示すように、ｐ型シリコン基
板１上に例えばＡｇ層を蒸着しパターニングしてＡｌｌ
ｌパターン１０成する。次いで、このＡ」パターン１０
をマスクとしで、露出するｐ型シリコン基板１を反応性
イオンエツチング（ＲＩＥ）法により適宜除去し、△ク
パターン１０下に島状部１１を形成する。次いで、第２
図（ｂ）に示すようにｐ型シリコン基板１を熱酸化処理
してｐ型シリコン基板１表面及び島状部１１の側部に第
３のｓｈｏ、、膜２Ｇを形成する。ひきつづき、ＡＩＪ
パターン１０をマスクとしてｐ型シリコン基板１表面に
ｐ型不純物をイオン注入し、活性化してｐ＋型ヂャネル
ストツパ領域５を形成した後、全面にプラズマ３ｉ０２
膜１２を形成する。次いで、第２図（Ｃ）に示すように
このプラズマＳｉＯ２膜１２を希釈したＨＦ溶液で処理
する。このとき、プラズマＳ　ｉ　Ｏ２膜１２が島状部
１１の１１パターン１０上に残存するとともに、島状部
１１を除く第３のＳ　ｉ　Ｏ２膜２ｂ上には島状部１１
表面と同レベルまで残存する。なお、第３のＳ　：　Ｏ
２膜２ｂ上の残存プラズマ５１０２膜１２′と島状部１
１との間にＶ溝１３が形成される。更に、ｌパターン１
０をエツチング除去して島状部１１上に残存したプラズ
マＳ　ｉ　Ｏ２膜をリフトオフした後、第２図（ｄンに
示すように全面にＣＶ　Ｄ　Ｓ　ｉ　Ｏ２膜１４、レジ
スト膜１５を順次形成Ｊ−る。次いで、第２図（ｅ）に
示すようにＲＩＥ法によりレジスト膜１５、ＣＶＤＳｉ
Ｏ２膜１４をその除去面が島状部１１表面と同レベルに
なるまで除去して■溝１３にのみＣＶＤ酸化膜１４′を
残存させ、この残存ＣＶＤ５ｉＯ膜１４′と残存プラズ
マＳ　：　Ｏ２膜。

１２′とにより素子間分離を行なう。この後、第２図（
ｆ）に示すように常法により露出するｐ型シリコン基板
１上にゲート酸化膜８を形成し、このゲート酸化膜８上
にゲート電極９を形成し、更にｐ型シリコン基板１にｎ
＋型のソース領域、ドレイン領域（図示せず）を形成し
てｎチャネルＭＯ８Ｉ−ランジスタを製造する。

しかし、この方法によればＡ　、Ｑパターン１０をマス
クとしてＲＩＥ法によりｐ型シリコン基板１を選択的に
除去するため、Ａ　、Ｑパターン１０と雪間気ガスとが
反応し、第２図（Ｃ）に示すように露出するｐ型シリコ
ン基板１の表面が汚染される虞れがある。さらに狭い領
域での酸化膜のエツチングに比べて、広い領域での酸化
膜のエツチングが早く進−んでしまうため、広い領域で
の酸化膜の埋め込みが非常に困難である。

他方、半導体装置の高集積化を図るためには素子領域と
素子分１！領域を共に縮小する必要があるが、第３図の
断面図中素子分離領域の幅居、が小さくなると素子分離
性能が低下するため、素子領域の幅ｐ１を狭めるにした
がって素子分離領域の幅ｆＪ２を極端に狭めることはで
きない。これを解決するため素子分離領域の高さｈを増
加させて素子分離性能を向上させることが行なわれるが
、従来の埋め込み酸化技術法では素子分離領域の幅２μ
ｍ以下に対し素子分離領域の厚さを０．５μｍ以上とす
ることは不可能である。また、従来の方法ではエツチン
グ速度が広い領域と狭い領域で速度が異なることから素
子領域の周囲に存在り゛る素子分離領域の絶縁膜の厚さ
がソース・ドレインを結ぶ方向およびこれに直角な方向
につい−Ｃ均一でない１＝め特性的に十分でなく、また
酸化膜を２度形成する必要があり、工程が複刹化Ｊ−る
等の問題がある。

〔発明の目的〕

本発明は上記問題点を解決するためなされたもので、素
子分離性能が良く集積度の高い半導体装置およびバーズ
ビークを防止しつつ、容易に微細な素子間分離を行ない
得る半導体装置の製造方法を提供することを目的とする
。

〔発明の概要〕

上記目的達成のため、本発明においては、半導体基板上
に形成された素子領域および幅２　ＩＩ　７ｎ以下の素
子分前領域と、前記素子領域の周囲に設けられ、前記半
導体基板内に形成された、前記素子分離領域幅の　７４
以上の均一厚さを有する素子分離のための絶縁膜を備え
たことを特徴とＪる半導体装置を提供するようにしてお
り、高集積化詩に素子分離性能が良い半導体装置が得ら
れる。

また、本発明においては、半導体基板の上に第１の絶縁
膜および耐酸化性のある第２の絶縁膜を形成し、これら
の絶縁膜を素子分離領域に対応する部分のみ除去する第
１の工程と、全面に半導体膜を形成する第２の工程と、
この半導体膜を酸化して、前記素子分離領域に対応する
部分の半導体基板中に所定の深ざまで達する厚い酸化膜
を形成する第３の工程と、前記素子分離領域に対応する
部分の前記厚い酸化膜の上面が前記半導体基板の上面と
ほぼ一致するように前記厚い酸化膜をエツチングする第
４の工程と、素子領域に対応する部分の前記第１の絶縁
膜および前記第２の絶縁膜を除去して前記半導体基板表
面を露出させる第５の工程と、この露出した素子領域に
対応する部分の半導体基板上に半導体素子を形成する第
６の工程とを備えたことを特徴とする半導体装置を提供
するようにしており、バーズビークを防止しつつ、微細
な素子間分離を行ない得るものである。

〔発明の実施例〕

以下、本発明の実施例を図面を参照しながら詳細に説明
する。

第４図は本発明にかがる半導体装置の製造方法の一実施
例をｎチャネルＭＯ３ｌ−ランジスタについてソースお
よびドレインを結ぶ線に沿って切断した様子を示づ−６
工程ごとの断面図であって、結晶方向（１００）のｐ型
シリコン基板３１を約ｉ　ｏｏｏ℃の加熱酸素零囲気中
で熱酸化して、厚さ０．１μｍのシリコン酸化膜３２を
形成し、次にモノシラン（Ｓ　ｉ　Ｈ４＞およびアンモ
ニア（ＮＨ３）を使用したＣＶＤ法によって窒化シリコ
ン膜３３を０．２５μｍの厚さに形成覆る。更にレジス
ト層（図示せず）を形成して素子形成領域に対応する部
分のレジスト層が残在するように写真食刻を行ない、こ
の残存したレジスト層をマスクとして素子分離領域に対
応する部分のシリコン酸化膜およびシリコン窒化膜を除
去し、レジスト層を除去すると、第４図（ａ）の状態と
なる。

次に、この状態で全面にポリシリコン膜３４を厚さ０．
１５μｍに形成するく第４図（ｂ））。

次に、９５０℃の加熱酸素零囲気中で６時間熱酸化を行
なうと、素子分離領域に対応する部分ではポリシリコン
膜３４が酸化してシリコン酸化膜となり、最初に半導体
基板上に形成したシリコン酸化膜３２と融合し、さらに
シリコン基板３１内に酸化が進行し、全厚さが約１μｍ
に達する厚い酸化膜３５が形成される。一方、素子領域
に対応する部分に残っているシリコン窒化膜３３の上面
ではポリシリコン膜３４が酸化するだけで、酸化膜３５
の厚さは約０．３μｍｎ程度となる（第４図（Ｃ））。

この酸化の際、シリコン窒化膜３３はポリシリコン膜３
４によって被覆されいているため、シリコン窒化膜３３
の先端部が酸化膜３５の形成とともに持上げられるよう
なことはなく、バーズビークの問題は生じない。

次にシリコン酸化膜３５をエツチング除去する。

このエツチング量は素子分離領域に対応する部分におい
て、エツチング量のシリコン酸化膜３５の表面が最初の
半導体基板３１０表面、すなわちシリコン熱酸化膜３２
の下面と同じになるようにする。このようなエツチング
を行なったとき、シリコン窒化膜３３の表面ではシリコ
ン酸化膜３５が最初は行われるが、シリコン窒化膜３３
の表面が露出した後はシリコン窒化膜３３が耐酸化性を
有するため、エツチングはほとんど進行せず、シリコン
基板３１の表面高さと素子分離のためのシリコン酸化膜
３５の上面高さは容易に一致させることかできる（第４
図（ｄ））。

その後、シリコン酸化膜３３、シリコン窒化膜３２を除
去し、通常行なわれるように熱酸化によってゲート酸化
膜３６を形成しその上にゲート電極となるポリシリコン
層３７をＣＶＤ法によって形成した後、これをゲート部
のみ残るようにパターニングし、これをマスクとしてシ
リコン基板３１にｎ型不純物、例えばヒ素（Ａｓ）イオ
ンを打込むことにより、ソース領域３８、およびドレイ
ン領域３９が形成される（第４図（ｅ））。

次に全面に層間絶縁膜４０を堆積させ、電極引出しが必
要な部分にコンタクト孔４１を形成し、アルミニウムを
全面に蒸着させて必要な部分を残すようにパターニング
を行なうことにより配線４２を形成しＭＯＳ　Ｉ−ラン
ジスタが完成する（第４図（ｆ））。

このようにして得られた半導体装置においては素子領域
の幅が２μｍ以下であっても、素子分離のための絶縁膜
の厚さを素子領域の周囲全面にわま たって均一に素子分離領域幅の　７４以上とすることが
でき、高集積化したにもかかわらず良好な素子分離特性
を示す。

第５図は第４図とほぼ同様の実施例を示す各工程ごとの
断面図であるが、最初の工程でシリコン基板５１の上に
形成されるシリコン酸化膜５２およびシリコン窒化膜５
４の間にポリシリコン層５３をさらに形成している点が
異なる（第５図（ａ））。以下は第４図（ｅ）以下と同
様であって全面にポリシリコン膜５５を形成しく第５図
（ｂ））、このポリシリコン！ＦＪ５５の酸化により素
子分離用の厚い酸化膜５６を形成しく第５図（Ｃ））、
この厚い酸化膜５６をエツチングしく第５図（ｄ））、
素子領域に対応する部分の基板を露出後、ゲート酸化膜
５７、ゲート電極５８、ソース領域５９、ドレイン領域
６０を形成して（第５図（ｅ））、層間絶縁膜６１、コ
ンタクト孔６２、アルミニウム配線６３を有するＭＯＳ
トランジスタが最終的に完成する（第５図（ｆ））、こ
のような方法ではシリコン酸化膜５２およびシリコン窒
化膜５４間に設けられたポリシリコン層５３がこれらの
酸化膜５２ど窒化膜５４間に生じるストレスを軽減させ
るため、フィールド酸化を行なう際に素子に欠陥が生じ
にくい。

以上の実施例においては、シリコン基板の上に形成され
る層はシリコン酸化膜およびシリコン窒化膜またはシリ
コン酸化膜、ポリシリコン層、シリコン窒化膜により成
っているが、シリコン窒化膜の代りに耐酸化性のある絶
縁膜例えば窒化モリブデン等の金属窒化物膜であっても
よい。

また、厚い酸化膜を形成するために酸化工程の前に形成
される膜は実施例ではポリシリコンとなっているが、多
結晶である必要はなく、通常の結晶性のシリコン層でも
よい。

さらに、実施例ではｎ型半導体基板を用いたｎチャネル
ＭＯＳトランジスタについて説明しているが、ｎ型半導
体基板を用いたｎチャネルＭＯＳトランジスタ、０Ｍ０
８回路、バイポーラトランジスタについても同様に適用
することができる。

〔発明の効果〕

以上のように、本発明によれば、幅２μｍ以下の素子分
離領域を有する素子領域の周囲の半導体基板内に形成さ
れた、素子分離領域幅の　７４以上の均一厚さを有する
素子分離のための絶縁膜を有するようにしているので、
高集積度で素子分離特性のよい半導体装置を得ることが
でき、１メガビツトのＤＲＡＭや２５６キロビツトのＣ
ＭＯＳスタティックメモリ等の大規模集積回路を提供す
ることが可能となる。

また、本発明によれば、素子分離のための厚い酸化膜を
形成する際に第２の絶縁膜と基板の境界部から酸化物が
侵入してバーズビークが生じたり、厚い酸化膜の立上り
部に段差−が生じたり、基板の汚染を生じたりすること
がなく、高集積化を行なった場合でも有効チャネル長を
確保し、欠陥の少ない半導体装置を製造することができ
る。

また、半導体基板上に最初に形成する２つの絶縁膜間に
半導体層、特にポリシリコンを有した状態から工程を始
める本発明においては絶縁膜間のストレスを軽減するこ
とができ、特にフィールド酸化の際に欠陥が生じにくい
。

【図面の簡単な説明】

第１図は従来方法の一例を説明するための各工程ごとの
半導体装置の断面図、第２図は従来方法゛の他の例を説
明するための各工程ごどの半導体装置の断面図、第３図
は素子領域と素子分離領域の寸法関係を説明する断面図
、第４図および第５図。 はそれぞれ本発明の詳細な説明するための各工程ごとの
半導体装置の断面図である。 ３１．５１・・・ｐ型シリコン基板、３２．５２・・・
シリコン酸化膜、３３．５４・・・シリコン窒化膜、３
４．５５・・・シリコン層、３５’　、５６’　・・・
不純物層、３６．５７・・・シリコン酸化膜、３７．５
８・・・ゲート酸化膜、３８．５９・・・ゲート電極、
３９゜６０・・・ソース領域、４０．６１・・・ドレイ
ン領域、４１．６２・・・層間絶縁膜、４３．６４・・
・アルミニウム配線。 出願人代理人　猪　股　清 第１図 第２因 第３図 第４図 ７ 第５図

Claims (1)

1. 【特許請求の範囲】 １、　半導体基板上に形成された素子領域および幅２μ
   ｍ以下の素子会則領域と、 前記素子領域の周囲に設（づられ、前記半導体基板内に
   形成された、前記素子分離領域幅の　７４以上の均一厚
   さを有づ−る素子分離のための絶縁膜を備えたことを特
   徴とする半導体装置。 ２、　半導体基板がシリコン基板であり、絶縁膜がシリ
   コン酸化膜である特許請求の範囲第１項記載の半導体装
   置。 ３、　半導体基板の上に第１の絶縁膜および耐酸化性の
   ある第２の絶縁膜を形成し、前記第２の絶縁膜を素子分
   離領域に対応する部分のみ除去する第１の工程と、 全面に半導体膜を形成する第２の工程と、この半導体膜
   を酸化して、前記素子分離領域に対応する部分の半導体
   基板中に所定の深さまで達する厚い酸化膜を形成する第
   ３の工程と、前記素子分離領域に対応する部分の前記厚
   い酸化膜の上面が前記半導体基板の上面とほぼ一致する
   ように前記厚い酸化膜をエツチングする第４の工程と、 素子領域に対応する部分の前記第１の絶縁膜および前記
   第２の絶縁膜を除去して前記半導体基板表面を露出させ
   る第５の工程と、 この露出した素子領域に対応する部分の半導体基板上に
   半導体素子を形成する第６の工程と、を備えたことを特
   徴とする半導体装置の製造方法。 ４、　第１の絶縁膜がシリコン酸化膜であり、第２の絶
   縁膜がシリコン窒化膜である特許請求の範囲第３項記載
   の半導体装置の製造方法。 ５、　第１の絶縁膜がシリコン酸化膜であり、第２の絶
   縁膜が金属窒化膜である特許請求の範囲第３項記載の半
   導体装置の製造方法。 ６゜　半導体膜がポリシリコン膜である特許請求の範囲
   第４項または第５項記載の半導体装置の製造方法。 ７、　半導体基板の上に第１の絶縁膜、第１の半導体膜
   、耐酸化性のある第２の絶縁膜を形成し、これらの絶縁
   膜および半導体膜を素子分離領域に対応する部分のみ除
   去する第１の工程と、全面に第２の半導体膜を形成する
   第２の工程と、この第２の半導体膜を酸化して、前記素
   子分離領域に対応する部分の半導体基板中に所定の深さ
   まで達する厚い酸化膜を形成する第３の工程と、前記素
   子分離領域に対応する部分の前記厚い酸化膜の上面が前
   記半導体基板の上面とほぼ一致するように前記厚い酸化
   膜をエツチングする第４の工程と、 素子領域に対応する部分の前記第１の絶縁膜、第１の半
   導体膜、第２の絶縁膜を除去して前記半導体基板表面を
   露出させる第５の工程と、この露出した素子領域に対応
   する部分の半導体基板上に半導体素子を形成する第５の
   工程と、を備えたことを特徴とする半導体装置の製造方
   法。 ８、　第１の絶縁膜がシリコン酸化膜であり、第２の絶
   縁膜がシリコン窒化膜である特許請求の範囲第７項記載
   の半導体装置の製造方法。 ９、　第１の絶縁膜がシリコン酸化膜であり、第２の絶
   縁膜が金属窒化膜である特許請求の範囲第７項記載の半
   導体装置の製造方法。 １０、第１および第２の半導体膜がポリシリコン膜であ
   る特許請求の範囲第８項または第９項記載の半導体装置
   の製造方法。