JPH01129461A - 電流センサ付き半導体装置およびその製造方法 - Google Patents
電流センサ付き半導体装置およびその製造方法Info
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- JPH01129461A JPH01129461A JP62287238A JP28723887A JPH01129461A JP H01129461 A JPH01129461 A JP H01129461A JP 62287238 A JP62287238 A JP 62287238A JP 28723887 A JP28723887 A JP 28723887A JP H01129461 A JPH01129461 A JP H01129461A
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/669—Vertical DMOS [VDMOS] FETs having voltage-sensing or current-sensing structures, e.g. emulator sections or overcurrent sensing cells
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は多数のＭＯＳ ＦＥＴセルを並列的に接続し
たパワーＭＯ３ＦＥＴ、特に多数のセルの内の一部を電
流検出用セルとして用いるようにした電流センサ付きパ
ワーＭＯ３ＦＥＴおよびその製造方法に関するものであ
る。
たパワーＭＯ３ＦＥＴ、特に多数のセルの内の一部を電
流検出用セルとして用いるようにした電流センサ付きパ
ワーＭＯ３ＦＥＴおよびその製造方法に関するものであ
る。
（従来の技術）
パワーＭＯ３ＦＥＴを、例えばスイッチング電源のスイ
ッチング素子として用いる際の負荷電流を検出するため
に、近年微少ロスを生ずるのみで電流検出の可能な電流
センサ付きパワーＭＯ３ＦＥＴが開発されており、例え
ば米国特許明細書第４５５３０８４号に記載されている
。この従来の電流センサ付きパワーＭＯ３ＦＥＴの構成
を第６図に線図的に示す。パワーＭＯ３ＦＥＴにおいて
はオン抵抗を下げるために、各々ＭＯ３ＦＥＴより成る
多数のセル１を数十個程度並列に接続して構成されてい
る。これらのセル１の一部、例えば１個のセル２を分離
して電流検出用セルとし、そこに流れる電流を検出抵抗
３に流し、この検出抵抗の両端間に発生される電圧降下
を検知することによって負荷電流を測定することが提案
されている。今、セル１および２の全体を流れる電流を
■、検出抵抗３の抵抗値をＲ、セル１０個数と電流検出
用セル２の個数との比をｎｉｌとすると、検出抵抗３間
に生ずる電 圧Ｖは、 で表わされる。したがって、この電圧Ｖを検出すること
により負荷電流Ｉの大きさを知ることができる。ここで
、一般にｎは数千にも達するので、検出抵抗３を流れる
電流はきわめて微少となり、電流検出のためのエネルギ
ーロスはきわめて僅かとなる。
ッチング素子として用いる際の負荷電流を検出するため
に、近年微少ロスを生ずるのみで電流検出の可能な電流
センサ付きパワーＭＯ３ＦＥＴが開発されており、例え
ば米国特許明細書第４５５３０８４号に記載されている
。この従来の電流センサ付きパワーＭＯ３ＦＥＴの構成
を第６図に線図的に示す。パワーＭＯ３ＦＥＴにおいて
はオン抵抗を下げるために、各々ＭＯ３ＦＥＴより成る
多数のセル１を数十個程度並列に接続して構成されてい
る。これらのセル１の一部、例えば１個のセル２を分離
して電流検出用セルとし、そこに流れる電流を検出抵抗
３に流し、この検出抵抗の両端間に発生される電圧降下
を検知することによって負荷電流を測定することが提案
されている。今、セル１および２の全体を流れる電流を
■、検出抵抗３の抵抗値をＲ、セル１０個数と電流検出
用セル２の個数との比をｎｉｌとすると、検出抵抗３間
に生ずる電 圧Ｖは、 で表わされる。したがって、この電圧Ｖを検出すること
により負荷電流Ｉの大きさを知ることができる。ここで
、一般にｎは数千にも達するので、検出抵抗３を流れる
電流はきわめて微少となり、電流検出のためのエネルギ
ーロスはきわめて僅かとなる。
（発明が解決しようとする問題点）
上述した従来の電流センサ付きパワーＭＯ３ＦＥＴにお
いては、検出抵抗３は外付けとなっている。すなわち、
第６図において端子４および５間に外部から検出抵抗３
を接続するように構成されている。したがって、このよ
うな電流センサ付きパワーＭＯ３ＦＥＴを実際の機器に
組込む場合には、検出抵抗を端子４および５間に接続す
る作業が必要となり、面倒となるとともに検出回路が複
雑となる欠点がある。
いては、検出抵抗３は外付けとなっている。すなわち、
第６図において端子４および５間に外部から検出抵抗３
を接続するように構成されている。したがって、このよ
うな電流センサ付きパワーＭＯ３ＦＥＴを実際の機器に
組込む場合には、検出抵抗を端子４および５間に接続す
る作業が必要となり、面倒となるとともに検出回路が複
雑となる欠点がある。
本発明の第１の目的は、上述した検出抵抗の外付けの必
要がない電流センサ付きパワーＭＯ３ＦＥＴを提供しよ
うとするものである。
要がない電流センサ付きパワーＭＯ３ＦＥＴを提供しよ
うとするものである。
本発明ではこのような目的を達成するために、検出抵抗
を半導体チップに一体的に形成するものであるが、この
場合、検出抵抗を形成する工程が追加に必要となると、
製造工程が面倒となり、製造コストが増大することにな
る。
を半導体チップに一体的に形成するものであるが、この
場合、検出抵抗を形成する工程が追加に必要となると、
製造工程が面倒となり、製造コストが増大することにな
る。
本発明の第２の目的は検出抵抗を半導体チップに一体的
に形成するに当たり、追加の工程を必要としない製造方
法を提供しようとするものである。
に形成するに当たり、追加の工程を必要としない製造方
法を提供しようとするものである。
（問題点を解決するための手段および作用）本発明の電
流センサ付半導体装誼は、各々、ソース、ドレインおよ
びゲートを有する電界効果形トランジスタを具える多数
のセルを並列に接続し、少なくとも１個のセルを電流セ
ンサセルとしてそのドレインおよびゲートを他のセルの
共通接続したドレインおよびゲートにそれぞれ接続し、
ソースを第１の電流検出端子に接続するとともに前記セ
ルを形成した半導体チップと同じ半導体チップに形成し
た少なくとも１個の抵抗を介して第２の電流検出端子へ
接続し得るよう構成したことを特徴とするものである。
流センサ付半導体装誼は、各々、ソース、ドレインおよ
びゲートを有する電界効果形トランジスタを具える多数
のセルを並列に接続し、少なくとも１個のセルを電流セ
ンサセルとしてそのドレインおよびゲートを他のセルの
共通接続したドレインおよびゲートにそれぞれ接続し、
ソースを第１の電流検出端子に接続するとともに前記セ
ルを形成した半導体チップと同じ半導体チップに形成し
た少なくとも１個の抵抗を介して第２の電流検出端子へ
接続し得るよう構成したことを特徴とするものである。
本発明はさらに上述した電流センサ付き半導体装置を製
造するに当たり、前記各セルのゲート電極と前記抵抗と
を同一のゲート電極材料で同時に形成することを特徴と
するものである。
造するに当たり、前記各セルのゲート電極と前記抵抗と
を同一のゲート電極材料で同時に形成することを特徴と
するものである。
上述した本発明の電流センサ付き半導体装置においては
、電流センサセルを流れるソース電流を流す電流検出用
抵抗を半導体チップに一体的に形成したため、従来のよ
うに検出抵抗を外付けする必要はなくなり、機器に組込
む作業が容易となる。
、電流センサセルを流れるソース電流を流す電流検出用
抵抗を半導体チップに一体的に形成したため、従来のよ
うに検出抵抗を外付けする必要はなくなり、機器に組込
む作業が容易となる。
また、本発明の製造方法によれば、検出抵抗をセルのゲ
ート電極材料、例えば多結晶シリコンと同じ材料で、ゲ
ート電極を製造する工程と同じ工程で同時に形成するこ
とができる。
ート電極材料、例えば多結晶シリコンと同じ材料で、ゲ
ート電極を製造する工程と同じ工程で同時に形成するこ
とができる。
（実施例）
第１図は本発明の電流センサ付きＭＯＳ ＦＥＴの一
実施例の構成を示す回路図であり、数千個にも達する多
数のＭＯＳ ＦＥＴより成るセルを１個のセル１１と
して示しである。本例では１個のセルを電流検出用セル
１２として分離する。これらのセル１１および１２のド
レインを共通としてドレイン端子１３に接続し、またゲ
ートを共通としてゲート端子１４に接続する。セル１１
のソースは共通にソース端子１５に接続する。また電流
センサセル１２のソースは第１の電流検出端子である検
出用ソース端子１６に接続するとともに複数の直列抵抗
１７ａ〜１７ｆを介して第２の電流検出端子であるケル
ビン端子１９に接続する。このケルビン端子１９はセル
１１のソースにも接続する。また、抵抗１７１〜１７ｆ
の接続点はそれぞれ接点パッド１８ａ〜１８ｅに接続す
る。本発明では抵抗１７ａ〜１７ｆはセル１１および１
２を形成した半導体チップと同−一のチップ上に一体的
に形成する。
実施例の構成を示す回路図であり、数千個にも達する多
数のＭＯＳ ＦＥＴより成るセルを１個のセル１１と
して示しである。本例では１個のセルを電流検出用セル
１２として分離する。これらのセル１１および１２のド
レインを共通としてドレイン端子１３に接続し、またゲ
ートを共通としてゲート端子１４に接続する。セル１１
のソースは共通にソース端子１５に接続する。また電流
センサセル１２のソースは第１の電流検出端子である検
出用ソース端子１６に接続するとともに複数の直列抵抗
１７ａ〜１７ｆを介して第２の電流検出端子であるケル
ビン端子１９に接続する。このケルビン端子１９はセル
１１のソースにも接続する。また、抵抗１７１〜１７ｆ
の接続点はそれぞれ接点パッド１８ａ〜１８ｅに接続す
る。本発明では抵抗１７ａ〜１７ｆはセル１１および１
２を形成した半導体チップと同−一のチップ上に一体的
に形成する。
第２図は本発明の電流センサ付きＭＯＳ ＦＥＴのチ
ップの構成を示す線図的平面図であり、多数のセル１１
を形成した領域２１の周辺にはソース電極ワイヤをボン
ディングするためのソースパッド２２、ゲート電極ワイ
ヤをボンディングするゲートパッド２３、このゲートパ
ッドに隣接して電流センサセル１２および抵抗１７ａ
〜１７ｆ 、パッド１８ａ〜１８ｅを形成した抵抗領域
２４が形成されている。
ップの構成を示す線図的平面図であり、多数のセル１１
を形成した領域２１の周辺にはソース電極ワイヤをボン
ディングするためのソースパッド２２、ゲート電極ワイ
ヤをボンディングするゲートパッド２３、このゲートパ
ッドに隣接して電流センサセル１２および抵抗１７ａ
〜１７ｆ 、パッド１８ａ〜１８ｅを形成した抵抗領域
２４が形成されている。
第３図は電流センサセル１２、ゲートパッド２３および
抵抗領域２４を拡大して示す平面図である。電流センサ
セル１２のソース領域に接続された導体２５をゲートパ
ッド２３の一部に設けた抵抗領域２４の内部まで延在さ
せてパッド２５ａを設ける。このパッド２５ａはボンデ
ィングワイヤを介して検出用ソース端子１６に接続され
るものである。抵抗領域２４の内部には接点パッド１８
ａ〜１８ｅを設けるとともにセル１１のソース領域に共
通に接続されたソース電極２６に導体２７を介して接続
された接点パッド２７ａを設ける。この接点パッド２７
ａはボンディングワイヤを介して第１図に示す検出用ケ
ルビン端子１９に接続されるものである。第３図に示す
ようにこれらの接点パワ）２５ａ、 １８ａ〜１８ｅお
よび２７ａの間をそれぞれ抵抗１７ａ〜１７ｆで直列に
接続する。後述するように、これらの抵抗１７ａ〜１７
ｆは、セル１１、１２のゲート電極を構成する材料と同
じ材料でゲート電極を形成するのと同時に形成するのが
好適であるが、ゲート電極とは別の材料で形成すること
もできる。ゲートパッド２３は、これにワイヤ２８をボ
ンディングしてゲート端子１４に接続する。
抵抗領域２４を拡大して示す平面図である。電流センサ
セル１２のソース領域に接続された導体２５をゲートパ
ッド２３の一部に設けた抵抗領域２４の内部まで延在さ
せてパッド２５ａを設ける。このパッド２５ａはボンデ
ィングワイヤを介して検出用ソース端子１６に接続され
るものである。抵抗領域２４の内部には接点パッド１８
ａ〜１８ｅを設けるとともにセル１１のソース領域に共
通に接続されたソース電極２６に導体２７を介して接続
された接点パッド２７ａを設ける。この接点パッド２７
ａはボンディングワイヤを介して第１図に示す検出用ケ
ルビン端子１９に接続されるものである。第３図に示す
ようにこれらの接点パワ）２５ａ、 １８ａ〜１８ｅお
よび２７ａの間をそれぞれ抵抗１７ａ〜１７ｆで直列に
接続する。後述するように、これらの抵抗１７ａ〜１７
ｆは、セル１１、１２のゲート電極を構成する材料と同
じ材料でゲート電極を形成するのと同時に形成するのが
好適であるが、ゲート電極とは別の材料で形成すること
もできる。ゲートパッド２３は、これにワイヤ２８をボ
ンディングしてゲート端子１４に接続する。
一方、このような構成とすると、抵抗領域２４を設ける
ために、セル１１が配置される能動領域の面積は現行の
パワーＭＯ３ＦＥＴと殆ど変わらないので、現行のパワ
ーＭＯ３ＦＥＴの特性を殆どそのまま維持することがで
きる。さらに、−１１ＩＱにケートパッド２３の丁側に
は堅いフィールド酸化膜が存在しているので、この部分
に抵抗を配置するのが好適である。
ために、セル１１が配置される能動領域の面積は現行の
パワーＭＯ３ＦＥＴと殆ど変わらないので、現行のパワ
ーＭＯ３ＦＥＴの特性を殆どそのまま維持することがで
きる。さらに、−１１ＩＱにケートパッド２３の丁側に
は堅いフィールド酸化膜が存在しているので、この部分
に抵抗を配置するのが好適である。
第４図は第１図に示した本発明の電流センサイ」きパワ
ーＭＯ３ＦＥＴの使用態様を示す回路図であり、本例で
はモータ３１の制御回路として接続したものである。ド
レイン端子１３はモータ３１を介してモータ電源＋Ｖに
接続し、ソース端子１５は接地する。ゲート端子１４は
駆動回路３２の出力端子に接続する。また、電流検出用
ソース端子１６は差動増幅器３３の正入力端子に接続し
、電流検出用ケルビン端子１９は基準電圧源３４の負極
に接続し、その正極は差動増幅器３３の負入力端子に接
続する。また、検出抵抗は、第３図の接点パッド１８Ｃ
と２７ａとをボンディングワイヤ３５によって接続して
、抵抗１７ａ〜１７ｃだけを測定回路に接続し、残りの
抵抗１７６〜１７ｆは短絡する。このように、本実施例
によれば接点パッド１８ａ〜１８ｅのいずれか１つと２
７ａとの間をボンディングワイヤで接続することにより
抵抗１７ａ〜１７ｆを選択的に測定回路に接続すること
ができる。第４図に示す例では接点パッド１８Ｃと２７
ａ とを接続したため、抵抗１７ａ〜１７Ｃの直列回路
が測定回路に接続されることになり、これらの抵抗を流
れる電流によって接点パッド２５ａと１８Ｃとの間に生
ずる電圧ｖ、、が差動増幅器３３の正入力端子に印加さ
れることになる。この電圧と基準電源３４の電圧Ｖｉと
を差動増幅器３３で比較し、ｖ、〉ν８となったときに
過大電流が流れたと判断して駆動回路３２に信号を送り
、セル１１．１２をオフとするゲート電圧を発生させる
ようにする。従来の電流センサ付きパワーＭＯ３ＦＥＴ
と同様に電流センサセル１２を流れる電流はモー・夕３
１を流れる電流の１／ｎ （ｎはセル１１の個数）と著
しく小さくなっているので、電流検出のためのエネルギ
ーロスはきわめて僅かである。
ーＭＯ３ＦＥＴの使用態様を示す回路図であり、本例で
はモータ３１の制御回路として接続したものである。ド
レイン端子１３はモータ３１を介してモータ電源＋Ｖに
接続し、ソース端子１５は接地する。ゲート端子１４は
駆動回路３２の出力端子に接続する。また、電流検出用
ソース端子１６は差動増幅器３３の正入力端子に接続し
、電流検出用ケルビン端子１９は基準電圧源３４の負極
に接続し、その正極は差動増幅器３３の負入力端子に接
続する。また、検出抵抗は、第３図の接点パッド１８Ｃ
と２７ａとをボンディングワイヤ３５によって接続して
、抵抗１７ａ〜１７ｃだけを測定回路に接続し、残りの
抵抗１７６〜１７ｆは短絡する。このように、本実施例
によれば接点パッド１８ａ〜１８ｅのいずれか１つと２
７ａとの間をボンディングワイヤで接続することにより
抵抗１７ａ〜１７ｆを選択的に測定回路に接続すること
ができる。第４図に示す例では接点パッド１８Ｃと２７
ａ とを接続したため、抵抗１７ａ〜１７Ｃの直列回路
が測定回路に接続されることになり、これらの抵抗を流
れる電流によって接点パッド２５ａと１８Ｃとの間に生
ずる電圧ｖ、、が差動増幅器３３の正入力端子に印加さ
れることになる。この電圧と基準電源３４の電圧Ｖｉと
を差動増幅器３３で比較し、ｖ、〉ν８となったときに
過大電流が流れたと判断して駆動回路３２に信号を送り
、セル１１．１２をオフとするゲート電圧を発生させる
ようにする。従来の電流センサ付きパワーＭＯ３ＦＥＴ
と同様に電流センサセル１２を流れる電流はモー・夕３
１を流れる電流の１／ｎ （ｎはセル１１の個数）と著
しく小さくなっているので、電流検出のためのエネルギ
ーロスはきわめて僅かである。
第５図Ａ−Ｄは上述した本発明の電流センサ付きパ’７
−ＭＯ３ＦＥＴの製造方法の順次の工程を示す断面図で
あり、中央セル領域２１と周辺部とを並べて示しである
。
−ＭＯ３ＦＥＴの製造方法の順次の工程を示す断面図で
あり、中央セル領域２１と周辺部とを並べて示しである
。
先ずＮ−半導体基板４１の一方の表面に酸化膜を形成し
、周辺のイクイポテンシャルリングを形成すべき部分の
酸化膜をホトエツチングにより選択的に除去した後、ｎ
型不純物であるリンイオンを注入してＮ＋イクイポテン
シャルリング４２を形成し、次にこの酸化膜を全面エツ
チングにより除去した後、新たな酸化膜４３を形成し、
周辺部のフィールドリミッティングリングを形成すべき
部分およびセル領域のソース電極に対する接点領域を形
成すべき部分の酸化膜をホトエツチングにより選択的に
除去し、ｐ形不純物であるボロンを５×１０目原子ａｍ
−２の濃度で打込み、加熱してドライブインを行ってフ
ィールドリミッティングリング４４およびソース接点領
域４５を形成した状態を第５図へに示す。
、周辺のイクイポテンシャルリングを形成すべき部分の
酸化膜をホトエツチングにより選択的に除去した後、ｎ
型不純物であるリンイオンを注入してＮ＋イクイポテン
シャルリング４２を形成し、次にこの酸化膜を全面エツ
チングにより除去した後、新たな酸化膜４３を形成し、
周辺部のフィールドリミッティングリングを形成すべき
部分およびセル領域のソース電極に対する接点領域を形
成すべき部分の酸化膜をホトエツチングにより選択的に
除去し、ｐ形不純物であるボロンを５×１０目原子ａｍ
−２の濃度で打込み、加熱してドライブインを行ってフ
ィールドリミッティングリング４４およびソース接点領
域４５を形成した状態を第５図へに示す。
次に、酸化を行って厚さが１μｍ程度の厚いフィールド
酸化膜４６を形成した後、セル領域のフィールド酸化膜
をホトエツチングにより選択的に除去し、さらにセル領
域の表面に厚さ５００八程度の薄いゲート酸化膜４７を
形成する。次に全面に厚さ６５００人程度０多結晶シリ
コンを堆積した後、ホトエツチングによりセル領域内に
ゲート電極４８を所定のパターンにしたがって形成する
と同時に周辺の抵抗領域には第３図に示した抵抗１７ａ
〜１７ｆを構成する抵抗４９を形成した状態を第５図Ｂ
に示す。
酸化膜４６を形成した後、セル領域のフィールド酸化膜
をホトエツチングにより選択的に除去し、さらにセル領
域の表面に厚さ５００八程度の薄いゲート酸化膜４７を
形成する。次に全面に厚さ６５００人程度０多結晶シリ
コンを堆積した後、ホトエツチングによりセル領域内に
ゲート電極４８を所定のパターンにしたがって形成する
と同時に周辺の抵抗領域には第３図に示した抵抗１７ａ
〜１７ｆを構成する抵抗４９を形成した状態を第５図Ｂ
に示す。
次に、ゲート電極４８をマスクとしてゲート酸化膜４７
を介してｐ形不純物であるボロンを４Ｘ１０１４原子ｃ
Ｃ２の濃度でイオン注入した後、加熱してドライブイン
し、ｐ型チャンネル領域５０を形成する。
を介してｐ形不純物であるボロンを４Ｘ１０１４原子ｃ
Ｃ２の濃度でイオン注入した後、加熱してドライブイン
し、ｐ型チャンネル領域５０を形成する。
次にケート酸化膜４７をエツチングにより除去した後、
ゲート電極４８の間に酸化膜５１を選択的に形成し、ｎ
形不純物であるリンを３Ｘ１０”原子ｃｌｎ−２の濃度
でイオン注入した状態を第５図Ｃに示す。
ゲート電極４８の間に酸化膜５１を選択的に形成し、ｎ
形不純物であるリンを３Ｘ１０”原子ｃｌｎ−２の濃度
でイオン注入した状態を第５図Ｃに示す。
次に全面にＮＳＧ／ＰＳＧ絶縁膜５２を堆積した後、加
熱処理を行ってリンイオンをドライブインしてソース領
域５３を形成し、次に絶縁膜５２にコンタクトホールを
形成した後Ａβ膜を蒸着し、このＡβ膜をホトエツチン
グしてソース電極膜５４および第３図に示す接点パッド
１８ａ〜１８ｅ、 ２５ａ、 ２７ａを構成するパッド
５５を形成し、さらにその上にポリイミド系樹脂コート
５６を形成し、このポリイミド系樹脂コートをホトエツ
チングしてバンドを露出させた状態を第５図りに示す。
熱処理を行ってリンイオンをドライブインしてソース領
域５３を形成し、次に絶縁膜５２にコンタクトホールを
形成した後Ａβ膜を蒸着し、このＡβ膜をホトエツチン
グしてソース電極膜５４および第３図に示す接点パッド
１８ａ〜１８ｅ、 ２５ａ、 ２７ａを構成するパッド
５５を形成し、さらにその上にポリイミド系樹脂コート
５６を形成し、このポリイミド系樹脂コートをホトエツ
チングしてバンドを露出させた状態を第５図りに示す。
上述したように本発明の製造方法によれば、電流検出用
抵抗４９をセルのゲート電極４８と同一の材料で同一工
程で造ることができるので、製造工程は従来のパワーＭ
Ｏ３ＦＥＴの製造工程と同様となり、またホトエツチン
グ用のマスクも従来のパワーＭＯ３ＦＥＴを製造するた
めのマスクを多くの工程でそのまま用いることができる
ので、製造コストの増加を極力抑えることができる。
抵抗４９をセルのゲート電極４８と同一の材料で同一工
程で造ることができるので、製造工程は従来のパワーＭ
Ｏ３ＦＥＴの製造工程と同様となり、またホトエツチン
グ用のマスクも従来のパワーＭＯ３ＦＥＴを製造するた
めのマスクを多くの工程でそのまま用いることができる
ので、製造コストの増加を極力抑えることができる。
（発明の効果）
上述した本発明の電流センサ付き半導体装置によれば、
電流検出用抵抗を多数のセルを形成した半導体チップに
一体的に形成したので、従来のように電流検出用抵抗を
外付けする必要はなくなり、機器の構成が非常に簡便と
なる。また、上述した実施例のように、複数の抵抗を直
列的に接続し、順次の抵抗の間に接点パッドを設け、い
ずれか１つの接点パッドと検出用ケルビン端子に接続さ
れる接点パッドにボンディングワイヤを介して接続する
ことにより測定回路に接続される抵抗の値を負荷電流に
応じて選択することができる。また、。
電流検出用抵抗を多数のセルを形成した半導体チップに
一体的に形成したので、従来のように電流検出用抵抗を
外付けする必要はなくなり、機器の構成が非常に簡便と
なる。また、上述した実施例のように、複数の抵抗を直
列的に接続し、順次の抵抗の間に接点パッドを設け、い
ずれか１つの接点パッドと検出用ケルビン端子に接続さ
れる接点パッドにボンディングワイヤを介して接続する
ことにより測定回路に接続される抵抗の値を負荷電流に
応じて選択することができる。また、。
本発明の製造方法によれば、抵抗をセルのゲート電極と
同じ桐材、例えば多結晶シリコンで同−工程で造ること
ができるので、製造は容易となり、製造コストも安価と
なる。
同じ桐材、例えば多結晶シリコンで同−工程で造ること
ができるので、製造は容易となり、製造コストも安価と
なる。
第１図は本発明の電流センサ付きパワーＭＯ３ＦＥＴの
一実施例の構成を示す回路図、第２図は同じくその半導
体チップ全体の構成を示す線図的平面図、 第３図は同じく半導体チップの一部分の拡大図、第４図
は本発明の電流センサ付きパワーＭＯ３ＦＥＴを組込ん
だモータ制御回路の構成を示す回路図、 第５図Ａ−Ｄは本発明の製造方法の順次の工程を示す断
面図、 第６図は従来の電流センサ付きＭＯＳ ＦＥＴの構成
を示す回路図である。 １１・・・ＭＯＳ ＦＥＴセル １２・・・電流センザセル １７ａ〜１７ｆ・・・抵
抗１８ａ〜１８ｅ・・・接点パッド １６、１９・・・測定端子 ４１・・・半導体基板
４８・・・ゲート電極 ４９・・・抵抗５０・・
・チャンネル領域 ５３・・・ソース領域５５・・・
接点パッド 特許出願人 ティデイ−ケイ株式会社≠鰍ガ用ゾ１Ｚ
オ希手１５ 第２図 第５図 ４ｆ ４４ 第５図
一実施例の構成を示す回路図、第２図は同じくその半導
体チップ全体の構成を示す線図的平面図、 第３図は同じく半導体チップの一部分の拡大図、第４図
は本発明の電流センサ付きパワーＭＯ３ＦＥＴを組込ん
だモータ制御回路の構成を示す回路図、 第５図Ａ−Ｄは本発明の製造方法の順次の工程を示す断
面図、 第６図は従来の電流センサ付きＭＯＳ ＦＥＴの構成
を示す回路図である。 １１・・・ＭＯＳ ＦＥＴセル １２・・・電流センザセル １７ａ〜１７ｆ・・・抵
抗１８ａ〜１８ｅ・・・接点パッド １６、１９・・・測定端子 ４１・・・半導体基板
４８・・・ゲート電極 ４９・・・抵抗５０・・
・チャンネル領域 ５３・・・ソース領域５５・・・
接点パッド 特許出願人 ティデイ−ケイ株式会社≠鰍ガ用ゾ１Ｚ
オ希手１５ 第２図 第５図 ４ｆ ４４ 第５図
Claims (1)
- 【特許請求の範囲】 １、各々、ソース、ドレインおよびゲートを有する電界
効果形トランジスタを具える多数のセルを並列に接続し
、少なくとも１個のセルを電流センサセルとしてそのド
レインおよびゲートを他のセルの共通接続したドレイン
およびゲートにそれぞれ接続し、ソースを第１の電流検
出端子に接続するとともに前記セルを形成した半導体チ
ップと同じ半導体チップに形成した少なくとも１個の抵
抗を介して第２の電流検出端子へ接続し得るよう構成し
たことを特徴とする電流センサ付き半導体装置。 ２、前記抵抗を、それぞれの間に接点パッドを介在させ
て複数個直列的に設け、これら接点パッドの内の１つを
前記第２の電流検出端子に接続された接点パッドにボン
ディングワイヤを介して接続し得るように構成したこと
を特徴とする特許請求の範囲１記載の電流センサ付き半
導体装置。 ３、前記抵抗を、電界効果トランジスタの共通ゲートパ
ッド内に形成したことを特徴とする特許請求の範囲１記
載の電流センサ付き半導体装置。 ４、各々、ソース、ドレインおよびゲートを有する電界
効果形トランジスタを具える多数のセルを並列に接続し
、少なくとも１個のセルを電流センサセルとしてそのド
レインおよびゲートを他のセルの共通接続したドレイン
およびゲートにそれぞれ接続し、ソースを第１の電流検
出端子に接続するとともに前記セルを形成した半導体チ
ップと同じ半導体チップに形成した少なくとも１個の抵
抗を介して第２の電流検出端子へ接続し得るよう構成し
た電流センサ付き半導体装置を製造するに当たり、前記
各セルのゲート電極と前記抵抗とを同一のゲート電極材
料で同時に形成することを特徴とする電流センサ付半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287238A JPH01129461A (ja) | 1987-11-16 | 1987-11-16 | 電流センサ付き半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287238A JPH01129461A (ja) | 1987-11-16 | 1987-11-16 | 電流センサ付き半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01129461A true JPH01129461A (ja) | 1989-05-22 |
Family
ID=17714822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62287238A Pending JPH01129461A (ja) | 1987-11-16 | 1987-11-16 | 電流センサ付き半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01129461A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010199149A (ja) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2010199279A (ja) * | 2009-02-25 | 2010-09-09 | Toyota Motor Corp | 半導体装置及び半導体装置の電流測定方法 |
| JP2012084634A (ja) * | 2010-10-08 | 2012-04-26 | Honda Motor Co Ltd | 半導体装置 |
-
1987
- 1987-11-16 JP JP62287238A patent/JPH01129461A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010199149A (ja) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2010199279A (ja) * | 2009-02-25 | 2010-09-09 | Toyota Motor Corp | 半導体装置及び半導体装置の電流測定方法 |
| JP2012084634A (ja) * | 2010-10-08 | 2012-04-26 | Honda Motor Co Ltd | 半導体装置 |
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