JPS6034821B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体記憶装置、特に絶縁ゲート型電界効果ト
ランジスタ（以下ＭＩＳＦＥＴ又は単にＦＥＴと称す）
を用いてメモリセルを構成したスタティック型メモリに
関する。

スタティック型メモリは、例えば第１図に示すような構
成にされる。

同図において、抵抗Ｒ，とＦＥＴＭ．を直列接続した第
１のインバー夕と、抵抗Ｒ２とＦＥＴＭ２を直列接続し
た第２のィンバータを相互に一方の出力が他方の入力に
加わるように交叉接続している。このメモリセルは、負
荷として例えば多結晶シリコンのように小さい面積で高
抵抗値とし得る抵抗を用いることができ、メモリセルの
サイズをづ、さくできるという特長を有する。このよう
なメモリセルでは、書き込み読み出し信号ＪＲによって
制御されるゲート用ＦＥＴＭ３，Ｍを介して情報の書き
込み、読み出しを行なう。情報の記憶は、回路の正帰還
によりＦＥＴＭ，，Ｍ２のうちの一方がオン状態、他方
がオフ状態になることによって行なわれる。

メモリセルの消費電力を少なくするために、上記の負荷
として使用する抵抗Ｒ，，Ｒ２の抵抗値は、次のように
選ぶ。

すなわち、例えば前記メモリセルの一方のＦＥＴＭ，が
オン状態のとき、そのドレィンＶｗの電位は、ＦＥＴＭ
２をオフ状態にする低レベルにならなければならず、逆
にオフ状態のＦＥＴＭ２のドレィンＶＮの電位はＦＥＴ
Ｍ，をオフ状態にする高レベルにならなければならない
。

それぞれのドレイン電位は、例えば電荷として蓄積され
るとみなせる。上記の状態では電荷はＦＥＴＭ，のゲー
ト容量Ｃ，に蓄積され、他方のＦＥＴＭ２のゲート容量
Ｃ２には蓄積されない。この状態ではＦＥＴＭ，のゲー
ト容量Ｃ，に蓄積された電荷は、ＦＥＴＭ２，Ｍのリー
ク電流によって減少する。低消費電力のメモリセルとす
るため、出力点ＶＮ側に接続された抵抗Ｒ２の抵抗値の
最大値は上記のりーク電流によって上記の電荷が失われ
て行く分を補うのに十分な低い値にする必要がある。他
方の出力点ＶＭ側に接続された抵抗Ｒ，の抵抗値の最４
・値はＦＥＴＭ．がオンとなることによってこのィンバ
ータに流れる電流を小さなものとする必要から大きな値
とする。すなわち、負荷抵抗Ｒ，，Ｒ２は上限はＦＥＴ
のゲート容量に蓄積された電荷の消失量を補うべき電流
によって決められ、その下限はこの抵抗を流れる電流に
影響されるメモリセル全体の消費電流によって決められ
る。かかる条件を満足するような抵抗はそ値が比較的高
く（例えば１ぴ〜１びＩＱ）、半導体集積回路ＩＣにお
いて、実質的に拡散抵抗によっては実現できないので、
比較的高抵抗値とすることが容易な多結晶シリコン層に
より構成する。

この多結晶シリコン層は、ＭＩＳ型半導体装置の配線層
として使われる多結晶シリコン層の一部をイオン打込み
法により抵抗値を制御しその部分を高抵抗層として利用
する。しかしながら、負荷抵抗を前記多結晶シリコン層
により構成する場合にはプロセス的に抵抗値のコントロ
ールが比較的困難である。

すなわち、通常多結晶シリコン層を高抵抗にする場合に
は前述の如く、イオン打込量を制御することにより行う
わけであるが、このときのイオン打込量と抵抗値との関
係は第２図に示すように、急激に変化する反比例曲線と
なるため、僅かなイオン打込量の変化（△ｘ）に対して
抵抗値が大きく変化（Ａｙ）し、適正値にコントロール
することが困難となる。また、プロセス的に適正値にコ
ントロールすることができても、多結晶シリコン層の温
度係数が大きいため、製品の使用条件により抵抗値が低
下してしまうという問題もある。このため多結晶シリコ
ン層を負荷抵抗として利用したメモリセルにあっては、
消費電流の減少化及び高レベル情報の保持が難かしいも
のとなる。本発明は前記問題点を解決するためになされ
たものであり、その目的とするところは、メモリセルの
負荷として最適な抵抗を得ることにある。

本発明の他の目的は、消費電流が小さく、かつ蓄積電荷
の消失量が小さなメモリセルを含む半導体記憶装置を提
供することにある。以下実施例により本発明を具体的に
説明する。

第３図は本発明の一実施例を示すメモリセルの平面図で
ある。なお、同図においては、説明の都合上、最終的に
形成する絶縁層及び配線層がつけられていない状態の平
面図を示す。上記の各層については、後で説明する。ま
た、第１図の回路図に示した素子と図１に対応する図２
の素子は同一の符号を用いて表示している。第３図にお
いて、１はｐ型シリコン基板であり、その素子形成領域
以外の表面は、絶縁膜としての厚いシリコン酸化膜２で
覆われている。

上記のシリコン酸化膜２は、この酸化膜２上に記憶する
配線層または不所望な電荷によって、シリコン基板１の
表面に不所望なチャンネル層が誘導されないようにする
ため、例えば１．２仏程度の厚さとする。斜線により平
面形状を示した９１ａ，９１ｂ，９２ａ，９２ｂ及び９
３は、肌ＳＦＥＴのソース領域、ドレィン領域及び半導
体配線領域とするために上記シリコン基板１の表面に形
成された、比較的高不純物濃度のｎ＋型シリコン層であ
る。

上記斜線と異なる方向の斜線で示した９２ｃ及び９２ｄ
は、本質的には低不純物濃度である必要は無いが、上記
シリコン基板１の表面に形成された低不純物濃度のｎ型
シリコン層である。打点で示した６及び７は、ＭＩＳＦ
ＥＴのゲート電極、配線層及び抵抗層としての多結晶シ
リコン層である。

上記の多結晶シリコン層６，７は、例えば、約３５００
Ａの厚さとされている。

破線と、上記多結晶シリコン層の織部を示す実線との組
合わせによりそれぞれの範囲が示される３ａないし３ｄ
は、各ＭＩＳＦＥＴのゲート絶縁膜として、多結晶シリ
コン層６もし〈は７とシリコン基板１との間に形成され
た薄いシリコン酸化膜であり、その厚さは、例えば約１
０００Ａとされている。

３ｅおよび３ｆは、上記多結晶シリコン層７とｎ型シリ
コン層及びｎ＋型シリコン層との間に形成された薄いシ
リコン酸化膜であり、その厚さは上記シリコン酸化膜３
ａないし３ｄの厚さと同じにされている。

前記多結晶シリコン層６は、厚いシリコン酸化膜２及び
薄いシリコン酸化膜３ａ，３ｂ上を延長し、シリコン基
板１及びｎ十型シリコン層とは電気的に絶縁状態にある
。

これに対し、多結晶シリコン層７は、２点鎖線で囲んだ
部分４１ａ，４１ｂにおいて、それぞれｎ十型シリコン
層９２ａ，９２ｂにそれぞれ電気的に接続している。

このような電気的接触は、特に制限されないが、ｎ＋型
シリコン層９２ａ，９２ｂと多結晶シリコン層７との相
互の直接の接触によってなされている。上記多結晶シリ
コン層７は、上記部分４１ａ，４１ｂ以外では、厚いシ
リコン酸化膜２及び薄いシリコン酸化膜３ｃないし３ｆ
上に延長している。

前記ｎ＋型シリコン層９１ａは、多結晶シリコン層６の
端部６ａの直下とほぼ一致する部分まで延びており、同
様にｎ＋型シリコン層９２ａは、端部６ｂの直下とほぼ
一致する部分まで延びている。

第１図に示したようなＭＩＳＦＥＴＭ３，Ｍ４が、情報
に対して双方向動作をするので固定的では無いが、上言
己ｎ＋型シリコン層９１ａ，９２ａはそれぞれＭＩＳＦ
ＥＴＭ３のドレィン領域、ソース領域を構成する。

シリコン酸化膜３ａ上の多結晶シリコン層６がゲート電
極を構成する。同様に、ｎ＋型シリコン層９１ｂ，９２
ｂ、ゲート絶縁膜３ｂ上の多結膜シリコン層６がそれぞ
れＭＩＳＦＥＴＭ４ののドレィン領域、ソース領域、ゲ
ート電極を構成する。

ｎ＋型シリコン層９２ａ，９３、ゲート絶縁膜３ｃ上の
多結晶シリコン層７が、それぞれＭＩＳＦＥＴＭ，のド
レィン領域、ソ−ス領域、ゲート電極を構成する。

ｎ＋型シリコン層９２ｂ，９３、ゲート絶縁膜３ｄ上の
多結晶シリコン層７がそれぞれＭＩＳＦＥＴＭ２のドレ
ィン領域、ソース領域、ゲート電極を構成する。

上記多結晶シリコン層７は、共通部分７１と個別部分７
２，７３から成る。

上記個別部分７２のうち、共通部分７１と前記接触部分
４１ａとの間の２点鎖線８ａで囲まれた部分は、比較的
低不純物濃度のｎ型とされ、抵抗Ｒ，を構成する。

同様に個別部分９３のうち、２点鎖線８ｂで囲まれた部
分は、比較的低不純物濃度のｎ型とされ、抵抗Ｒ２を構
成する。

多結晶シリコン層７の上記抵抗とする部分以外の部分及
び多結晶シＩＪコン層６は、高不純物濃度のｎ型とされ
、配線もしくはゲート電極として充分に低抵抗になるよ
うにされている。

第３図のシリコン基板１の全表面は、第５図のように開
孔部１１１ａ，１１１ｂ及び１１２を持つ絶縁膜１０で
覆われ、この絶縁膜１０上には第６図に示すように配線
層１２なし、し１４が延長する。

上記配線層１２は、開孔部１１１ａにおいてｎ＋型シリ
コン層９１ａと接触し、配線層１３は、関孔部１１２に
おいてｎ十型シリコン層９３と接触している。

また、配線層１４は、関孔部Ｉ１１ｂにおいてｎ＋型シ
リコン層９１ｂに接触している。前記ｎ＋型シリコン層
９１ａ，９１ｂは、上記配線層１２，１４を介して入出
力端子Ｖ，，Ｖ２に接続され、ｎ＋型シリコン層９３は
配線層１３を介して回路の接地点に接続される。

多結晶シリコン層６は、入出力信号源ＯＲに接続され、
多結晶シリコン層７の共通部分７１は電源Ｖｃｃに接続
される。上記の構造においては、抵抗Ｒ．となる多結晶
シリコン層７の部分は、薄いシリコン酸化膜３ｅを介し
てｎ型シリコン層９２ｃ上に配置されているので、この
シリコン層９２ｃからの電界を受ける。

．同様に、抵抗Ｒ２とな
る多結晶シリコン層７の部分は、ｎ型シリコン層９２ｄ
からの電界を受ける。

第３図もしくは第１図において、各節点の電位ＶＭ，Ｖ
Ｎは、抵抗Ｒ，，Ｒ２の電圧降下により正電源Ｖｃｃの
電位よりも低くなる。

この場合、蓄積保持している記憶内容に応じて、例えば
ＭＩＳＦＥＴＭ，がオン状態、ＭＩＳＦＥＴＭ２がオフ
状態ならば、上記電位ＶＭは回路のアース電位に近い電
位になり、電位ＶＮは電源電位に近い電位になる。

そのため、抵抗Ｒ，を構成する部分の多結晶シリコン層
７の各部分の電位と、電位ＶＭとの間に比較的大きい電
位差が現われる。他方、ＭＩＳＦＥＴＭ２のオフ状態に
より、抵抗Ｒ２を構成する部分の多結晶シリコン層７の
各点の電位と電位ＶＮとの間には小さな電位差しか現わ
れない。

上記の電位差にもとづく電界によって、抵抗Ｒ，，Ｒ２
を構成する部分の多結晶シリコン層７は、その抵抗値が
変化する。第９図は、ＭＩＳＦＥＴＭ，がオン状態のと
きにおいて、抵抗Ｒ，を構成する多結晶シリコン層７の
抵抗変化を説明するための模型図を示している。

上記において、ＭＩＳＦＥＴＭ，のオン状態によりｎ＋
型シリコン層９２ａはほゞアース電位にあり、そのため
ｎ型シリコン層９２ｃもアース電位にある。他方、多結
晶シリコン層７は、その各点が、抵抗降下によって決ま
る正電位にある。

ｎ型シリコン層９２ｃは、多結晶シリコン層７に対し、
相対的に負電位であり、したがって、酸化膜３ｅと界面
を成す多結晶シリコン層７には、上記ｎ型シリコン層９
２ｃとの間の比較的大きい電位差に応じた大きさの負電
界が加わることになる。

上記の負電界の大きさに応じて、上記多結晶シリコン層
７の上記界面の近傍から負電荷が退けられ、また上記界
面の近傍に正電荷が議導され、空乏層もしくは反転層が
広がる。

多結晶シリコン層７は前記のようにｎ型であり、その電
子電流を流す部分の実質的な断面積が上記空乏層及び反
転層によって減少する。

この抵抗Ｒ，とする部分の多結晶シリコン層７は、他の
部分に比べて比較的低不純物濃度であり、上記の負電界
により上記の電流通路の実質的な断面積が比較的大きく
減少する。その結果、抵抗Ｒ，の抵抗値は、ＭＩＳＦＥ
ＴＭ，のオン状態によって、大きく増加するように変化
する。

他方、ＭＩＳＦＥＴ池のオフ状態により、前記のように
、抵抗Ｒ２を増成する部分の多結晶シリコン層７とｎ型
シリコン層９２ｄとの間の電位差は小さい。

そのため、上記部分の多結晶シリコン層７の電流通路の
実質的な断面積は、ほとんど減少せず、その抵抗は、比
較的に抵抗値のま・である。このように、オン状態のＭ
ＩＳＦＥＴと直列の抵抗は、高抵抗に変化し、この直列
経路の電流を減少させるとともに、ＭＩＳＦＥＴのコン
ダクタンスと抵抗の抵抗値とで決まるドレィン電流を充
分に低下させる。

他方、オフ状態のＭＩＳＦＥＴと直列の抵抗は、低抵抗
値のま・であり、前記のようなリーク電流に対し、小さ
い電圧降下しか生じない。

そのため、オン状態のＭＩＳＦＥＴのゲ−トに充分なし
ベルの電位を与える。このように第３図の装置は回路動
作時に抵抗Ｒ，，Ｒ２の値が好ましい方向に変化するの
で、製造時の特性バラッキ及び使用時の特性変動を考慮
して決められる負荷抵抗を比較的低抵抗値にしなければ
ならないときであっても、小さい消費電流で動作する。

上言己の記憶装置は、特に制限されないが、例えば、次
のように選択酸化技術と自己整合技術とを利用してつく
られる。

先ず、ｐ型シリコン基板１を用意する。

次に、シリコンナイトラィド膜を選択酸化マスクとする
周知の選択酸化技術により、後にｎ型シリコン層、ｎ＋
型シリコン層及びＭＩＳＦＥＴのゲート絶縁膜を形成す
る部分（以下これらの層及び膜を形成する部分を素子形
成領域という）を除いた上記シリコン基板１の表面に厚
いシリコン酸化膜２を形成する。

選択酸化マスクを除去し、素子形成領域におけるシリコ
ン基板１の表面を露出させる。

熱酸化により、上記露出表面に薄いシリコン酸化膜３を
形成する。

この工程における薄いシリコン酸化膜３の平面形状は、
第４図に実線で示したようになる。次に、不純物イオン
打ち込みのためのマスクとするホトレジスト膜を上記酸
化膜２，３上に塗布する。

上記ホトレジスト膜を露光、現像することにより、第４
図に２点鎖線５ａ，５ｂで示したような部分、すなわち
、後で抵抗を形成する部分及びその近傍の部分、の上記
酸化膜２，３を露出させる。

シリコン酸化膜を介してシリコン基板１の表面にｎ型不
純物としてのリンをイオン打ち込みし、ｎ型シリコン層
９２ｃ，９２ｄを形成する。

第７図ａは、第４図Ａ−Ａ部分に対応する部分のイオン
打ち込み時の断面を示している。上記のイオン打ち込み
はイオンがホトレジスト膜２０及び厚いシリコン酸化膜
２を貫通しないエネルギーにおいて行なわれる。そのた
め、ｐ型シリコン基板１の表面は、上記ホトレジスト膜
２０と厚いシリコン酸化膜２とにより限定された範囲だ
け、ｎ型に変換する。次に上記ホトレジスト膜２０を除
去し、新らたにホトレジスト膜を形成する。

このホトレジスト膜を露光、現像し、第４図に２点鎖線
４ａ，４ｂで示した部分のシリコン酸化膜２，３を露光
させる。

上記のホトレジスト膜をエッチングマスクとして、酸化
膜２，３をエッチングする。

この場合、エッチング量を薄い酸化膜３の厚さとは）、
等しくしておくことによって、ほゞ第４図の斜線の部分
のシリコン基板表面だけが露出する。上記ホトレジスト
膜を除去した後、第７図ｂに示すように、全面にＣＶＤ
法によ〃て不純物を含まない多結晶シリコン層２１を被
着形成する。

リンのイオン打ち込みにより、上記の多結晶シリコン層
２１をｎ型にするとともに、そのシート抵抗値を後で抵
抗Ｒ，，Ｒ２とする部分のシート抵抗値とする。このイ
オン打ち込みは、例えば１００ＫｅＶのエネルギーで、
３×１び３／洲となる条件において行なわれる。ホトレ
ジスト膜を利用して、上記多結晶シリコン層２１を選択
エッチング除去し、多結晶シリコン層７とする。

上記多結晶シリコン層７をエッチングマスクとして露出
しているシリコン酸化膜を薄いシリコン酸化膜の厚さ′
だけエッチングする。この工程においては、第７図ａの
部分に対応する部分断面を同図ｃに示すように、多結晶
シリコン層７が形成されている部分以外の素子形成領域
のためのシリコン基板が露出する。次に、ＣＶＤ法によ
り、全面にシリコン酸化膜を形成する。

第３図の２点鎖線８ａ，８ｂに示したように、抵抗Ｒ，
，Ｒ２とする多結晶シリコン層７の部分を残して、上記
シリコン酸化膜を選択エッチング除去する。

第７図ｄに、上記のエッチング時に残したシリコン酸化
膜を２２，２３として示している。上記のシリコン酸化
膜２２，２３の幅は、特に制限はないが、第３図および
第７図ｄのように、その端部にシリコン基板１が露出す
る程度にせまし、方が望ましい。

なお、上記のエッチングにおいて、シリコン酸化膜２２
，２３に覆われている都以外のシリコン基板１の表面は
再び露出する。次に、露出した多結晶シリコン層６，７
及びシリコン基板１にｎ型不純物としてリンを拡散する
。この工程において、第７図ｄの９２ａのようにシリコ
ン基板１にｎ＋型シリコン層が形成される。また、シリ
コン酸化膜２２，２３で覆われていない多結晶シリコン
層は充分に低い抵抗率のｎ型になる。次に、全面にリン
ガラス等の絶縁膜１０を形成し、孔１１１ａ，１１１ｂ
，１１２を設け、アルミニウム等の金属を黍着し、これ
を選択エッチングし、配線層１２なし、し１４とするこ
とにより、第６図又は第８図のように完成する。

本発明は前言己実施例に限定されない。

すなわち、前記実施例では、多結晶シリコン層の導電型
をｎ型とした場合を説明したが、これに限らず、導電型
をｐ型とした多結晶シリコン層を用いてもよい。この場
合には、可変バイアス電極たるｎ型拡散層は、前記実施
例の場合とは逆に他方のィンバータの出力点ＶＮの電圧
が印加される拡散層９２ｂを使用する必要がある。かか
る構造とした場合には、抵抗値を低くするように作用さ
せることができる。その理由は次のように説明される。
第２のィンバータの出力点ＶＮがＭＩＳＦＥＴＭ２のオ
ン状態によって低電位となっている場合には、この低電
位のｎ型拡散層９２ｄ上のゲート酸化膜３ｆを介して負
電界がｐ型多結晶シリコン層に印加される。この電界に
よって上記ｐ型多結晶シリコン層にキャリアがアキュム
レートし、キャリア数が増加するため、抵抗値が低くな
る。すなわち、抵抗Ｒ，，Ｒ２はそれぞれ、他方のィン
バータの出力電圧によって制御され、特に高い電圧が印
加される抵抗の値を低めるように作用する。したがって
、負荷抵抗Ｒ，，Ｒ２の値がプロセス条件のバラッキに
よって高い値となっていたとしても、使用状態において
他方のィンバータの出力低電圧によってオフ状態のＭＩ
ＳＦＥＴに接続する負荷の抵抗値を低くするように作用
するから、リーク電流による蓄積情報の消失を防ぐこと
ができる。なお、前記実施例ではｎチャンネル型ＭＩＳ
ＦＥＴを記憶用の素子として使用した場合を示したが、
ｐチャンネル型ＦＥＴを使用した場合も同様の効果を得
ることができる。

この場合は電源の極性が逆になる。本発明によれば、メ
モリセルの負荷として最適な抵抗を得ることができ、ま
た、このような抵抗を使用することにより、消費電流の
減少化及び、蓄積情報の安定な保持が図れるメモリセル
を含む半導体記憶装置を得ることができる。

本発明はスタティック型のメモＩＪＩこ広く適用できる
。

【図面の簡単な説明】

第１図はスタティック型のメモリセルの基本的回路図、
第２図はイオン打ち込量と抵抗値との相関曲線図、第３
図は本発明の一実施例たるメモリセルの平面図、第４図
、第５図、第６図は各製造工程における平面図、第７図
ａ〜ｄは各工程における断面図、第８図は完成した装置
の断面図、第９図は本発明の一実施例たる可変半導体抵
抗素子の断面図である。 Ｍ，〜Ｍ４・・ＦＥＴ、Ｒ，，Ｒ２・・抵抗、Ｃ，，Ｃ
２・・容量、９ １ ａ，９ １ｂ，９２ａ〜９２ｄ，
９３・・ｎ＋型拡散層、６，７・・多結晶シリコン層、
１１１ａ，１１１ｂ，１１２．・スルーホール、３ａ〜
３ｅ・・ゲート酸化膜、１２〜１３・・アルミニウム配
線層、２・・厚い酸化膜、１・・ｐ型基板。 第１図 第２図 第３図 第４図 第５図 第６図 第８図 第７図 第９図

Claims (1)

【特許請求の範囲】
1. １ 負荷抵抗とＦＥＴとを直列接続してなるインバータ
   を２個相互に一方の出力が他方の入力に印加されるよう
   に接続してなる回路を一つの半導体基板上に構成した半
   導体記憶装置において、オンしたＦＥＴと直列接続され
   た負荷抵抗の抵抗値を大きく、オフしたＦＥＴと直列接
   続された負荷抵抗の抵抗値を小さくするようなバイアス
   手段を有することを特徴とする半導体記憶装置。