JPH01129463A - バイポーラ・トランジスタ - Google Patents

バイポーラ・トランジスタ

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JPH01129463A
JPH01129463A JP63265234A JP26523488A JPH01129463A JP H01129463 A JPH01129463 A JP H01129463A JP 63265234 A JP63265234 A JP 63265234A JP 26523488 A JP26523488 A JP 26523488A JP H01129463 A JPH01129463 A JP H01129463A
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    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs

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  • Thyristors (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は次の構成 （ａ）　　半導体基板内に特定の濃度にドープされた第
１導電型中間領域があり、 Ｑ′））　　この中間領域が半導体基板の陰極側表面に
境を接し、 （Ｃ）　　陰極側表面に境を接して設けられた少なくと
も１つのゲート領域が中間領域に境を接し、（ｄ）　　
ゲート領域が第２導電型であって中間領域よりも高濃度
にドープされ、 （ｅ）　　ゲート領域内に設けられたソース領域が陰極
側表面に境を接し、 （ｆ）　　ゲート電極は陰極側表面に形成された絶縁層
に乗せられてゲート領域を覆い、 （（至）陽極側表面と中間領域の間に中間領域よりも高
濃度にドープされた第２導電型陽極領域が設けられ、 （ｈ）ゲート９５域とソース領域の間に分路が形成され
ている 絶縁ゲート電極を備えたバイポーラ・トランジスタに間
するものである。
この種の半導体デバイスの一例は文献「ソリッド・ステ
イト・テクノロジー（Ｓｏｌｉｄ　Ｓｉａｔｏ　Ｔｅｃ
ｈｎｏｌｏｇｙ）　Ｊ　１９８５年１１月、１２１〜１
２５頁に記載されている。このデバイスの陰極側は電力
ＭＯ３ＦＥＴとして構成されているが、陽極側に中間領
域に対して逆の導電型を示す領域があってサイリスク構
造となり、陰極側に設けられた分路によりサイリスクに
おいて良く知られているラッチング電流をデバイスの運
転条件の下では達成されない程度まで高める。この場合
電流輸送にはサイリスクと同様であるが、電力ＭＯ３Ｆ
ＥＴと異なり両種のキャリヤが関与する。これにより一
方では順方向抵抗が低くなるという利点があるが、他方
では蓄積電荷がターンオフを遅くするという欠点がある
。
蓄積電荷は例えば両結合中心を形成する物質の投入又は
照射による格子欠陥の発生等の手段によって減少する。
別の手段としては中間領域と陽極領域の間に緩衝領域を
設け、この領域を中間領域と同じ導電型であるがそれよ
りも高濃度にドープされたものとする（「エレクトロニ
ク・デザイン（Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ）
　Ｊ　１２．１９８４年１月、２４８〜２４９頁参照）
。
これらの手段又はその組合わせによって蓄積電荷を減少
させ、ターンオフ時間を短縮することができる。
〔発明が解決しようとする課題〕
この発明の目的は、簡単な手段により蓄積電荷を更に減
少させ、ターンオフ時間を更に短くすることである。
〔課題を解決するための手段〕
この目的は明細書冒頭に述べたバイポーラ・トランジス
タにおいて、陽極領域を金属・シリコン合金のドープさ
れた再結晶領域とすることによって達成される。
この発明の種々の実施７１Ｊ様は特許請求の範囲の請求
項２以下に示されている。
〔実施例〕
図面を参照し実施例についてこの発明を更に詳細に説明
する。図面はこの実施例の断面を示す。
図面に示したバイポーラ・トランジスタはｎ型ドープ中
間領域２を含む半導体基板１から構成される。中間領域
２のドーピング密度は１ないし２Ｘ　１０　”ｃｍ−”
である。半導体基板１には陰極側表面３と陽極側表面４
があり、中間領域２は陰極側表面３にまで達している。
この表面に境を接して高濃度にｐ型ドープされたゲート
電極５が設けられる。ゲーＨｆｆ域５にはそれぞれ高濃
度にｎ型ドープされたソース領域６がＬ１込まれている
。ソース領域６のドープ濃度はゲート領域５よりも高い
。
表面３の上には絶縁層７が設けられ、このように互いに
並列接続されたゲート電極８が載置されている。ゲート
電極８はゲート領域５の表面３に接する千ヤネル令頁域
１１、すなわちソース令頁域６と中間領域２の間にチャ
ネルを形成すべき部分を覆っている。ゲート電極８はも
う一つの絶縁層９により覆われている。絶縁層７および
９には開口が設けられ、これを介してソース領域６をゲ
ート領域５が絶縁層９上にある金属層１０により接触さ
れている０、金属ＩＩ　１０　吹好適にはアルミニウム
から成る。領域５．６の金属Ｎ１０による接触は強い分
路を示す。
中間領域２と陽極側表面４との間には高濃度にｐ型ドー
プされた層１５が設けられる。この層は金・シリコン共
融混合物から再結晶されたケイ化物である。層１５はド
ーパントとしてたとえばホウ素を含有する。冷却および
再結晶後に残存する金・シリコン共融混合物１４は陽極
電極を形成する。［１５は製造時の適当な工程により極
めて薄く、たとえば１／１０ａｍにすることができる。
ｐ゛型ドープ薄層１５により主として中間領域２に蓄積
されるキャリヤ蓄積電荷は急激に減少する。この場合蓄
積電荷は次式により第−近似的に与えられるという認識
が利用された。
ＤＮ ここでＮＡＰは層１５内の正味のアクセプタ濃度、ＮＤ
ｌｌは中間領域２の正味のドナー濃度、Ｗ、は層１５の
厚さ、■は電流、Ｄ７は中間領域２の拡散濃度、ｑは素
電荷、Ａは半導体基板の面積である。
定数には同様に次式により第一近似的に求められる。
　Ｄｌ　９ 値Ｗ２は蓄積電荷表示式中に線形で現れることは明らか
である。それと並んで蓄積電荷は正味のドーピング濃度
比にも関係する。この濃度比はバイポーラ・トランジス
タに満足すべき順方向特性を与えるように設定される。
この発明のバイポーラ・トランジスタの有利な製造工程
は次の通りである。
例えば厚さ６００ｕｍのｎ型ドープウェーハに公知方式
によりゲートｉｔＩ域５とソース領域６を作る。絶縁層
、ゲート電極および金ＩＸＩＷＩＯの形成も電力ＭＯ３
ＦＥＴの製作に対して公知の方法による。陰極側でトラ
ンジスタが完成した後半導体板の厚さを研磨、サンドブ
ラスト等の方法により陰極側から減少させて所定の厚さ
とする。この厚さは予定された逆電圧階級においての空
気電荷領域幅（例えば２００ないし３００μｍ）の２倍
から３倍の間である。続いて機械加工によって欠陥が生
じた層をエツチングによって除去する。その礫層の一部
は加工によって生じた欠陥が再結合中心として作用する
から残しておくことができる。
次いで陽極側表面からドーパント例えばホウ素を例えば
面密度５　Ｘ　１０１４　Ｃｒｔ、エネルギー８０ｋｅ
Ｖで注入する。ここで純金を陽極側表面に０．１μｍＨ
さに析出させる。続いてウェーハを例えば３０分間４０
０°Ｃに加熱すると、ホウ素イオンを含む金・シリコン
共融混合物１４が作られる。充分な厚さの共融混合物１
４の形成後、半導体デバイスを例えば１０分の間に再冷
却すると、領域２に接してホウ素イオンが組込まれたシ
リコンの層１５が再結晶する。金・シリコン共融混合物
１４の残りは接触電極として使用される。この電極は支
持体に例えば接着するか、あるいはＴ１ＮｉＡｇその他
の金属層をとりつけた後ろう付けすることができる。
金・シリコン共融混合物を通して合金化することにより
ドープ領域を作ることは公知である。純金に代わってゲ
ルマニウム・金合金を使用することも可能である。更に
金と注入されたホウ素イオンの代わりにアルミニウム層
と蒸着した後公知方法により合金化することも可能であ
る。しかし合金化は、共融点温度が陰極側に設けられた
構造を妨害する温度以下である金属又は合金によって行
うのが有利である。この発明によれば通常アルミニウム
から成る接触層１０がここで使用される。
金・シリコンの共融温度はこの妨害可能温度以下である
。
〔発明の効果〕
このようにして作られたバイポーラ・トランジスタを使
用すれば誘導負荷に対して電圧６００Ｖ、負荷電流１５
Ａにおいて１００ｎｓ以下のターンオフ時間が達成され
る。このターンオフ時間は通例通り電流が９０％から１
０％まで低下する時間として測定されたものである。
この発明の別の利点は、半導体基板として高価なエピタ
キシィ盤を使用する必要なく廉価な半導体素材で足りる
ことである。工ないし２Ｘ１０”ＣＩ＋　−”というド
ーピング密度は、通常の帯域溶融法により基板に対して
別のドーピング過程を追加することなく簡単に設定する
ことができる。
多数の並列接続されたゲート領域、ソース領域およびゲ
ート電極を備える実施桝について以上説明したが、この
発明は単一のフィンガ形ゲート電極、ソース領域および
ゲート電極を備えるトランジスタに応用することも可能
である。
又金・シリコン共融混合物あるいはシリコンと共融体を
形成する金属を使用することは絶対に必要なものではな
い。重要なのは再結晶層がドーパント原子を含むことで
ある。
【図面の簡単な説明】 図面はこの発明の実施例の断面を示す。 １・・・半導体基板 ２・・・中間領域 ５・・・ゲート電極 ６・・・ソース令頁域 ７・・・絶Ｉｉ層 １５・・・陽極領域

Claims (1)

  1. 【特許請求の範囲】 １）（ａ）半導体基板（１）に特定のドーパント濃度の
    第１導電型中間領域（２）があり、 （ｂ）この中間領域が半導体基板の陰極側表面（３）に
    境を接し、 （ｃ）基板の陰極側表面に境を接して少なくとも１つの
    ゲート領域（５）が設けられ、こ の領域が中間領域に境を接し、 （ｄ）ゲート領域（５）が第２導電型であって中間領域
    よりも高濃度にドープされ、 （ｅ）ゲート領域（５）内にソース領域（６）が陰極側
    表面に境を接して設けられ、 （ｆ）ゲート電極（５）は陰極側表面に形成された絶縁
    層（７）の上に置かれてゲート電 極（５）を覆い、 （ｇ）半導体基板（１）の陽極側表面（４）と中間領域
    （２）の間に第２導電型の陽極領 域（１５）が設けられて中間領域よりも高 濃度にドープされ、 （ｈ）ゲート電極（５）とソース領域（６）の間に分路
    が設けられている 半導体基板（１）と少なくとも１つの絶縁ゲート電極（
    ８）を備えるバイポーラ・トランジスタにおいて、 陽極領域（１５）が金属・シリコン合金（ １４）のドープされた再結晶領域であることを特徴とす
    るバイポーラ・トランジスタ。 ２）陽極領域（１５）がドープされた金・シリコン共融
    混合物（１４）の再結晶領域であることを特徴とする請
    求項１記載のバイポーラ・トランジスタ。 ３）陽極領域（１５）がドープされた金合金・シリコン
    共融混合物（１４）の再結晶領域であることを特徴とす
    る請求項２記載のバイポーラ・トランジスタ。 ４）ドーパントがイオン注入によって半導体基板（１）
    の陽極側表面（４）に入れられていることを特徴とする
    請求項１ないし３の１つに記載のバイポーラ・トランジ
    スタ。 ５）ドーパントが金属内に入れられていることを特徴と
    する請求項１記載のバイポーラ・トランジスタ。 ６）陽極領域がＳｉ−Ａｌ合金の再結晶領域であること
    を特徴とする請求項１記載のバイポーラ・トランジスタ
    。
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