JPH01217973A - Ｇｔｏパワーサイリスタ - Google Patents
ＧｔｏパワーサイリスタInfo
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- JPH01217973A JPH01217973A JP1002676A JP267689A JPH01217973A JP H01217973 A JPH01217973 A JP H01217973A JP 1002676 A JP1002676 A JP 1002676A JP 267689 A JP267689 A JP 267689A JP H01217973 A JPH01217973 A JP H01217973A
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- Japan
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- type
- layer
- anode
- gto
- thyristor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/60—Impurity distributions or concentrations
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、パワー半導体構体素子の分野に関するもので
ある。本発明は特に、陽極と陰極とを有するゲートター
ンオフ（ＧＴＯ）パワーサイリスタに関するものであり
、該ＧＴＯパワーサイリスタは、 陽極と陰極との間の半導体基板内に、ｎ型エミッタ層、
Ｐ型ベース層、ｎ型ベース層及びＰ型エミッタ層から成
る層列を包含しており、前記場合、Ｐ型エミッタ層は、
陽極短絡によりしゃ断されており、該陽極短絡は、陽極
によりｎ型ベース層を短絡させている。
ある。本発明は特に、陽極と陰極とを有するゲートター
ンオフ（ＧＴＯ）パワーサイリスタに関するものであり
、該ＧＴＯパワーサイリスタは、 陽極と陰極との間の半導体基板内に、ｎ型エミッタ層、
Ｐ型ベース層、ｎ型ベース層及びＰ型エミッタ層から成
る層列を包含しており、前記場合、Ｐ型エミッタ層は、
陽極短絡によりしゃ断されており、該陽極短絡は、陽極
によりｎ型ベース層を短絡させている。
本発明は、更に、ＧＴＯパワーサイリスタの製造方法に
関するものである。。
関するものである。。
前記種類のＧＴＯパワーサイリスタは、例えばＥＰ−Ａ
２−０１６０５２５によって知られている。
２−０１６０５２５によって知られている。
この種の構造のＧＴＯパワーサイリスタを用いることに
より、数千アンペアの負荷電流が負のゲート電流により
しゃ断され１．５ｋＶまでの電圧がブロックされる。
より、数千アンペアの負荷電流が負のゲート電流により
しゃ断され１．５ｋＶまでの電圧がブロックされる。
主に、しゃ断プロセス中に生じる損失を小さく保持する
為に、又同時に、出来るだけ高いしゃ断増幅（しゃ断さ
れた負荷電流と最大ゲート電流との間の比率）を保証す
る為に、この種の構体素子を設計及び製造する際に特殊
な措置を取る必要がある。
為に、又同時に、出来るだけ高いしゃ断増幅（しゃ断さ
れた負荷電流と最大ゲート電流との間の比率）を保証す
る為に、この種の構体素子を設計及び製造する際に特殊
な措置を取る必要がある。
この種の措置の目的は、一方では、自由キャリヤの注入
を伝導状態において出来るだけ少く保つことと、他方で
は、しゃ断時における自由キャリヤの除去速度を高める
ことにある。
を伝導状態において出来るだけ少く保つことと、他方で
は、しゃ断時における自由キャリヤの除去速度を高める
ことにある。
この目的の為には、２つの異った方式が、多くの場合、
組合わせで使用されている（ＥＰ−Ａ２−０１６０５２
５参照のこと）。
組合わせで使用されている（ＥＰ−Ａ２−０１６０５２
５参照のこと）。
ａ）陽極側のＰ°型エミッタの部分短絡をｎ゛型トド−
ピングゾーンＰ＋型ドーピングゾーンに組入れることに
より行う。従って、一方では、陽極エミッタの効率が下
がり、他方では、多数キャリヤがしゃ断時にｎ＋型短絡
を通って流れ出す。
ピングゾーンＰ＋型ドーピングゾーンに組入れることに
より行う。従って、一方では、陽極エミッタの効率が下
がり、他方では、多数キャリヤがしゃ断時にｎ＋型短絡
を通って流れ出す。
ｂ）例えば、重金属原子（金）の強力な粒子又は光子の
照射、又は拡散により再結合センタを組込むことによる
少数キャリヤの寿命の低減。それにより、しゃ断時にお
ける過剰キャリヤの注入度の低減が行われる。
照射、又は拡散により再結合センタを組込むことによる
少数キャリヤの寿命の低減。それにより、しゃ断時にお
ける過剰キャリヤの注入度の低減が行われる。
両措置は、所望の効果の他に、ＧＴＯサイリスタの電気
特性へ不都合な影響を及ぼす。両措置の場合、ｐｎｐ部
分トランジスタの増幅は、サイリスタ内で低減されるが
、これは、特に、サイリスタの点弧感度を悪化させる。
特性へ不都合な影響を及ぼす。両措置の場合、ｐｎｐ部
分トランジスタの増幅は、サイリスタ内で低減されるが
、これは、特に、サイリスタの点弧感度を悪化させる。
この効果は、陽極エミッタの強いｒ短絡化１を伴う構体
素子の場合、特に重大である。理由は、スイッチオンプ
ロセス開始に際し流れる様な小さな電流の場合、エミッ
タ効率が著しく妨害されるからである。
素子の場合、特に重大である。理由は、スイッチオンプ
ロセス開始に際し流れる様な小さな電流の場合、エミッ
タ効率が著しく妨害されるからである。
他方、キャリヤの寿命を低減させる為に陽極短絡（ショ
ート）を実際に断念することは、小さなブロック電圧（
２ｋＶより小さな）用構体素子体系の場合に限り有意義
である。理由は、しかるべく厚味のある構体素子（比較
的高いブロック電圧用）の場合、導電性電圧も比較的大
きいであろうからである。
ート）を実際に断念することは、小さなブロック電圧（
２ｋＶより小さな）用構体素子体系の場合に限り有意義
である。理由は、しかるべく厚味のある構体素子（比較
的高いブロック電圧用）の場合、導電性電圧も比較的大
きいであろうからである。
従って、本発明の目的は、陽極短絡を有するＧＴＯパワ
ーサイリスタを提供することにあるが、該ＧＴＯパワー
サイリスタは、陽極短絡の実際の影響がしゃ断時性のた
めに失われることなくより良好な点弧感度を備えている
。
ーサイリスタを提供することにあるが、該ＧＴＯパワー
サイリスタは、陽極短絡の実際の影響がしゃ断時性のた
めに失われることなくより良好な点弧感度を備えている
。
この課題は、上述のＧＴＯパワーサイリスタの場合、陽
極短絡と、ｎ型ベース層との間の順電圧を案内する領域
内に少くとも１つのＰ型しゃ断層を配置することにより
解決された。
極短絡と、ｎ型ベース層との間の順電圧を案内する領域
内に少くとも１つのＰ型しゃ断層を配置することにより
解決された。
本発明のポイントは、比較的小さな電流密度（点弧）に
対する短絡効果を出来るだけ相殺する一方、高い電流（
しゃ断）時にこの短絡効果が有効に保持される様な手段
をサイリスタ内に挿入することにある。
対する短絡効果を出来るだけ相殺する一方、高い電流（
しゃ断）時にこの短絡効果が有効に保持される様な手段
をサイリスタ内に挿入することにある。
陽極短絡（ｎ“ ドーピング）の手前のＰ型不純物が少
量ドーピングされたＰ−型しゃ断層が、その種の手段で
ある。該手段は、スイッチオンプロセス開始に際し、つ
まり、しゃ断層の不純物ドーピング濃度よりも濃度の低
いｎ型ベース層における注入の際、電子が直接、陽極へ
流れるのを阻止している。換言すれば、Ｐ−型しゃ断層
は、Ｐ型エミッタの高い効率を結果としてもたらすのだ
が、該Ｐ型エミッタは、陽極短絡を有していないそれに
匹敵する。
量ドーピングされたＰ−型しゃ断層が、その種の手段で
ある。該手段は、スイッチオンプロセス開始に際し、つ
まり、しゃ断層の不純物ドーピング濃度よりも濃度の低
いｎ型ベース層における注入の際、電子が直接、陽極へ
流れるのを阻止している。換言すれば、Ｐ−型しゃ断層
は、Ｐ型エミッタの高い効率を結果としてもたらすのだ
が、該Ｐ型エミッタは、陽極短絡を有していないそれに
匹敵する。
ＧＴＯサイリスタの導電状態及びしゃ断プロセスの間、
Ｐ−型しゃ断層は完全にキャリヤ過剰状態にあり、実際
には活動しない。
Ｐ−型しゃ断層は完全にキャリヤ過剰状態にあり、実際
には活動しない。
従って、しゃ断状態において、短絡効果を出来るだけ深
い注入レベルまで保持せんが為には、Ｐ−型しゃ断層は
、１０ＩＳｃ１３より少い不純物ドーピング濃度を有し
ていることが望ましい。
い注入レベルまで保持せんが為には、Ｐ−型しゃ断層は
、１０ＩＳｃ１３より少い不純物ドーピング濃度を有し
ていることが望ましい。
更に、小さな電流密度状態においてＰ°型エミッタの高
い効率を保証する為に、Ｐ−型しゃ断層は、２．３マイ
クロメータの厚さ構造を呈していることが望ましい。
い効率を保証する為に、Ｐ−型しゃ断層は、２．３マイ
クロメータの厚さ構造を呈していることが望ましい。
本発明に基づく方法は、Ｐ−型しゃ断層を形成する為に
必要なドーピング材料の被覆が半導体基板中へイオンを
埋込むことにより行われることを特徴としている。
必要なドーピング材料の被覆が半導体基板中へイオンを
埋込むことにより行われることを特徴としている。
この特徴の利点は、求められる低不純物ドーピング濃度
を必要な均一性と正確さの点で容易に調整出来ることに
ある。
を必要な均一性と正確さの点で容易に調整出来ることに
ある。
本発明の他の実施例は、従属請求項から明らかである。
次に、本発明の実施例を図面を参照しながら詳細に説明
するに、 ＧＴＯパワーサイリスタの場合、通常、広い平面の半導
体基板（又はウェファ）上に複数個の独立したサイリス
タ素子又は隔室が並置されている。
するに、 ＧＴＯパワーサイリスタの場合、通常、広い平面の半導
体基板（又はウェファ）上に複数個の独立したサイリス
タ素子又は隔室が並置されている。
この種の独立したサイリスタ隔室の横断面は、陽極短絡
を有する従来のＧＴＯサイリスタとして第１図に図示さ
れている。
を有する従来のＧＴＯサイリスタとして第１図に図示さ
れている。
陽極Ａと陰極にとの間の半導体基板１０内には、種に不
純物のドーピングされた層列が配置されており、該層列
は、ｎ型エミッタ層２ （多くの場合ｎ゛型不純物ドー
ピング）、Ｐ型ベース層４（多くの場合Ｐ型基本ドーピ
ング）、ｎ型ベース層５（多くの場合ｎ−型不純物ドー
ピング）及びＰ型エミッタ層６（多くの場合Ｐ゛型不純
物ドーピング）を包含している。
純物のドーピングされた層列が配置されており、該層列
は、ｎ型エミッタ層２ （多くの場合ｎ゛型不純物ドー
ピング）、Ｐ型ベース層４（多くの場合Ｐ型基本ドーピ
ング）、ｎ型ベース層５（多くの場合ｎ−型不純物ドー
ピング）及びＰ型エミッタ層６（多くの場合Ｐ゛型不純
物ドーピング）を包含している。
Ｐ型エミッタ層６は、分散配置されている陽極短絡７
（多くの場合ｎ゛型不純物ドーピング）により突破され
ているが、該陽極短絡は、陽極Ａ（又は、半導体基板１
０の陽極側に設けられている陽極金属被覆８）を有する
ｎ型ベース層５を短絡させている。
（多くの場合ｎ゛型不純物ドーピング）により突破され
ているが、該陽極短絡は、陽極Ａ（又は、半導体基板１
０の陽極側に設けられている陽極金属被覆８）を有する
ｎ型ベース層５を短絡させている。
陽極側では、ｎ型エミッタ層２及びＰ型ベース層４がし
かるべき金属被覆、つまり陰極金属被覆ｌ及びゲート金
属被覆３によりコンタクトしている。
かるべき金属被覆、つまり陰極金属被覆ｌ及びゲート金
属被覆３によりコンタクトしている。
この従来の構造からスタートし、付加的なＰ−型しゃ断
層９の本発明に基づく構造により第２図の図面に至った
。
層９の本発明に基づく構造により第２図の図面に至った
。
第２図の実施例においては、２．３マイクロメータの厚
さで、Ｐ−型の不純物がドーピングされたＰ−型しゃ断
層は、横方向に陽極短絡７の領域上のみに延びているの
ではなく、Ｐ型エミ７タ層６の領域上にも延びている。
さで、Ｐ−型の不純物がドーピングされたＰ−型しゃ断
層は、横方向に陽極短絡７の領域上のみに延びているの
ではなく、Ｐ型エミ７タ層６の領域上にも延びている。
これは、Ｐ−型しゃ断層がＰ型エミッタ層領域において
作用しない故に可能である。
作用しない故に可能である。
このように、Ｐ−型しゃ断層は、マスキングされていな
い。つまり非常に容易に半導体基板へ組込み可能である
。
い。つまり非常に容易に半導体基板へ組込み可能である
。
陽極短絡７の手前に付加的にＰ−型しゃ断層９を有する
ＧＴＯサイリスタは、第１図に基づ〈従来の構体と比較
して、逆方向におけるしゃ断電圧が増大する。この効果
を所望しない場合、Ｐ−型層は、局部的に、つまり、順
電流の案内される領域外に放置される。
ＧＴＯサイリスタは、第１図に基づ〈従来の構体と比較
して、逆方向におけるしゃ断電圧が増大する。この効果
を所望しない場合、Ｐ−型層は、局部的に、つまり、順
電流の案内される領域外に放置される。
第２図に基づ＜ＧＴＯサイリスタに見られる図示の交点
Ｓ、 、Ｓ、に沿った横断面の不純物ドーピング濃度の
推移は、第３Ａ図（計算による）及び第３Ｂ図（測定に
よる）に示されている。
Ｓ、 、Ｓ、に沿った横断面の不純物ドーピング濃度の
推移は、第３Ａ図（計算による）及び第３Ｂ図（測定に
よる）に示されている。
不純物濃度の推移（第３Ａ図の曲線Ｃ）は、半導体基板
のｎ−型基本ドーピング（図の右部分に見られる約１０
１４１０１４ｃＩと、陽極側から付加的に挿入されてい
るＰ−型ドーピング（曲線ａ）と、ｎ゛型トド−ピング
曲線ｂ）とで構成されている。
のｎ−型基本ドーピング（図の右部分に見られる約１０
１４１０１４ｃＩと、陽極側から付加的に挿入されてい
るＰ−型ドーピング（曲線ａ）と、ｎ゛型トド−ピング
曲線ｂ）とで構成されている。
自明の如く、計算による推移（第３Ａ図）においては、
Ｐ−型しゃ断層は、最大不純物ドーピング濃度約１０１
４Ｃ１１−３と、約７マイクロメータの厚さを示してい
る。
Ｐ−型しゃ断層は、最大不純物ドーピング濃度約１０１
４Ｃ１１−３と、約７マイクロメータの厚さを示してい
る。
同様な比率は、実現された構体素子において実際に得ら
れたが、これは、第３Ｂ図の「拡散抵抗」測定が示して
いる。こ＼では、Ｐ−型しゃ断層の濃度は、約４ 、
ｔ ｏ−１４１Ｃｌ１１−３であり、その厚さは約４マ
イクロメータである。
れたが、これは、第３Ｂ図の「拡散抵抗」測定が示して
いる。こ＼では、Ｐ−型しゃ断層の濃度は、約４ 、
ｔ ｏ−１４１Ｃｌ１１−３であり、その厚さは約４マ
イクロメータである。
このＰ−型しゃ断層の為のドーピング材被覆は、イオン
埋込みにより行われる。それにより、必要な均一性を有
する低濃度に容易に調整出来るからである。
埋込みにより行われる。それにより、必要な均一性を有
する低濃度に容易に調整出来るからである。
６００ＡのＧＴＯサイリスタに関する最初の試験的検査
から、本発明に基づく構体素子を用いた場合、しゃ断時
性に重要な影響を及ぼすことなく、室温における最小点
弧電流を少くとも１．５フアクタだけ低減出来ることが
明らかとなった。
から、本発明に基づく構体素子を用いた場合、しゃ断時
性に重要な影響を及ぼすことなく、室温における最小点
弧電流を少くとも１．５フアクタだけ低減出来ることが
明らかとなった。
つまり、本発明により、ＧＴＯパワーサイリスタにおけ
る陽極短絡の不都合な作用は、そのスイッチオン特性に
至るまで広範囲に回避出来ること＼なる。
る陽極短絡の不都合な作用は、そのスイッチオン特性に
至るまで広範囲に回避出来ること＼なる。
第１図は、陽極短絡を有する従来のＧＴＯサイリスタの
独立した隔室構造を示す横断面図である。 第２図は、本発明の一実施例に基づ＜ＧＴＯサイリスタ
の独立した隔室を示す第１図に相当する横断面図である
。 第３Ａ図は、第２図の横断面Ｓ、−Ｓ２に沿った不純物
ドーピング濃度の計算による推移を表わす図である。 第３Ｂ図は、実際に試験された構体素子について測定し
た第３Ａ図に相当する不純物ドーピング濃度の推移を示
す図である。 １・・・陽極金属被覆、２・・・ｎ型エミッタ層、３・
・・ゲート金属被覆、４・・・Ｐ型ベース層、５・・・
ｎ型ベース層、６・・・Ｐ型エミッタ層、７・・・陽極
短絡、８・・陽極金属被覆、９・・・Ｐ型しゃ断層、１
０・・・半導体基板、Ａ・・・陽極、Ｋ・・・陰極。 ＦＩＧ、１ ＦＩＧ、２
独立した隔室構造を示す横断面図である。 第２図は、本発明の一実施例に基づ＜ＧＴＯサイリスタ
の独立した隔室を示す第１図に相当する横断面図である
。 第３Ａ図は、第２図の横断面Ｓ、−Ｓ２に沿った不純物
ドーピング濃度の計算による推移を表わす図である。 第３Ｂ図は、実際に試験された構体素子について測定し
た第３Ａ図に相当する不純物ドーピング濃度の推移を示
す図である。 １・・・陽極金属被覆、２・・・ｎ型エミッタ層、３・
・・ゲート金属被覆、４・・・Ｐ型ベース層、５・・・
ｎ型ベース層、６・・・Ｐ型エミッタ層、７・・・陽極
短絡、８・・陽極金属被覆、９・・・Ｐ型しゃ断層、１
０・・・半導体基板、Ａ・・・陽極、Ｋ・・・陰極。 ＦＩＧ、１ ＦＩＧ、２
Claims (6)
- （１）ａ）半導体基板１０に見られる陰極Ｋと、陽極Ａ
との間には、ｎ型エミッタ層２、Ｐ型ベース層４、ｎ型
ベース層５及びＰ型エミッタ層６から成る層列が包含さ
れており、前記場合、ｂ）前記Ｐ型エミッタ層６は、陽
極短絡７により突破されており、前記陽極短絡７は、前
記陽極Ａを有するｎ型ベース層５へ短絡している前記陰
極Ｋと、前記陽極Ａとを有するＧＴＯパワーサイリスタ
にして、 ｃ）前記陽極短絡７と、ｎ型ベース層５との間で少くと
も前記順電流を案内している領域内には、Ｐ＾−型ベー
ス層９が配置されていることを特徴とするＧＴＯパワー
サイリスタ。 - （２）前記Ｐ＾−型しゃ断層９は、１０＾１＾５ｃｍ＾
−＾３よりも低い不純物ドーピング濃度を有しているこ
とを特徴とする請求項第（１）に記載のＧＴＯサイリス
タ。 - （３）前記Ｐ＾−型しゃ断層９は、わずか２．３マイク
ロメータの厚さを有していることを特徴とする請求項第
（２）に記載のＧＴＯサイリスタ。 - （４）前記Ｐ＾−型しゃ断層９は、横方向に前記サイリ
スタの全平面に及んで延びていることを特徴とする請求
項第（３）に記載のＧＴＯサイリスタ。 - （５）前記Ｐ＾−型しゃ断層９は、横方向において、前
記順電流を案内している領域に限定されていることを特
徴とする請求項第（３）に記載のＧＴＯサイリスタ。 - （６）前記Ｐ＾−型しゃ断層９を設ける為に必要なドー
ピング材被覆は、イオン埋込みにより前記半導体１０中
へ挿入されることを特徴とする請求項第（１）に記載の
ＧＴＯサイリスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH52088 | 1988-02-12 | ||
| CH520/88-0 | 1988-02-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01217973A true JPH01217973A (ja) | 1989-08-31 |
| JP2706120B2 JP2706120B2 (ja) | 1998-01-28 |
Family
ID=4188884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002676A Expired - Lifetime JP2706120B2 (ja) | 1988-02-12 | 1989-01-09 | Ｇｔｏパワーサイリスタ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4961099A (ja) |
| EP (1) | EP0327901B1 (ja) |
| JP (1) | JP2706120B2 (ja) |
| KR (1) | KR890013793A (ja) |
| CN (1) | CN1037237A (ja) |
| AT (1) | ATE136687T1 (ja) |
| DE (1) | DE58909642D1 (ja) |
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| KR890013793A (ko) | 1989-09-26 |
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| EP0327901A1 (de) | 1989-08-16 |
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