JPH01129611A

JPH01129611A - 論理回路

Info

Publication number: JPH01129611A
Application number: JP62288721A
Authority: JP
Inventors: Gensuke Goto; 後藤　源助
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-11-16
Filing date: 1987-11-16
Publication date: 1989-05-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕トランスミッション・ゲート（又はトランスファー・ゲ
ート）を用いた論理回路に関し、素子数の低減と高速化
を目的とし、 −つ　　　− 第１の入力信号が入力される第１のトランスミッション
・ゲートと、第２の入力信号が入力される第２のトラン
スミッション・ゲートと、第３の入力信号により該第１
及び第２のトランスミッション・ゲートの一方をオン、
他方をオフとするスイツヂング手段と、該第１及び第２
のトランスミッション・ゲートの両出力信号が供給され
るインバータと、又はトランスミッション・ゲートを含
まない通常の多入力論理ゲートとより構成する。

〔産業上の利用分野〕

本発明は論理回路に係り、特にトランスミッション・ゲ
ート（以下ＴＧと略す）を用いた論理回路に関する。

高速、高集積化された大規模集積回路（ＬＳ１）を構成
するには、内部のディジタル（２値）論理回路群を高速
で、かつ、素子数の少ない回路構成とすることが必要と
される。

〔従来の技術〕

以下の説明では、正論理を前提とした回路について述べ
るが、負論理に対しても同様な機能を持つ回路を考える
ことができる。

第１４図は従来の排他的論理和回路（ＦＯＲ回路）の−
例の回路図を示ず。同図中Ｑ１．Ｑ３゜Ｑ５〜Ｑ８．Ｑ
ｌ３は夫々ＰチャンネルＭＯ８型トランジスタ、Ｑ２．
Ｑ４．Ｑ９〜Ｑ１２及びＱｌ４は夫々ＮチャンネルＭＯ
８型トランジスタで、ＱｌとＱ２．Ｑ３とＱ４．Ｑｌ３
とＱｌ４は夫々ＣＭＯＳインバータを構成している。

このＦＯＲ回路は、入力信号Ａ及びＢが夫々ハイレベル
（以下“′Ｈ″と記す）のとき、又は夫々ローレベル（
以下ｉｉ　Ｌ　！＋と記す）のときには出力信号Ｙは’
Ｌ”、Ａ及びＢのいずれか一方が“′Ｈ″で他方が゛Ｌ
″のときにはＹは７／　Ｈｒｒとなる。すなわち、この
ＦＯＲ回路の論理式はＹ＝Ａ−Ｂ＋Ａ−Ｂとなる。

第１５図は従来の排他的否定論理和回路（ＥＮＯＲ回路
）の−例の回路図で、Ｑ１、Ｑ３．Ｑ１５〜０１ｇ、　
Ｑｌ３はＰチャンネルＭＯ８型トランジスタ。

Ｑ２．Ｑ４．Ｑ１９〜Ｑ２２．　Ｑｌ４はＮチャンネル
ＭＯ８型トランジスタで、その論理式はＹ＝Ａ　−８＋
Ａ−Ｂで表わされる。

第１６図及び第１７図は夫々後述の第４図、第５図に対
応する従来の論理回路で、第１６図に示す論理回路はＰ
ヂャンネルＭＯ８型トランジスタＱ２３．　Ｑ２４．　
ＮチャンネルＭＯ８型トランジスタＱ　２５．　Ｑ　２
６よりなり、また第１７図に示す論理回路は第１６図に
示す論理回路に更にインバータ１を付加したものである
。

第１６図において、入力信＠Ａ、Ｂが共に１１　Ｌ　Ｉ
ＩのとぎのみトランジスタＱ２３．　Ｑ２４が夫々オン
。

Ｑ２５．　Ｑ２６が夫々オフとなり、出力信号Ｙが゛Ｈ
″となるが、それ以外の場合はＹはＩＩ　Ｌ”となる。

すなわち、この論理回路は論理式Ｙ−八・百で表わされ
るＮＯＲ回路である。

第１７図に示す従来の論理回路はトランジスタＱ２４．
　Ｑ２５のゲート入力側にインバータ１が設けられてい
るので、論理式はＹ−Ａ・Ｂで表わされ、入力信号Ａが
Ｌｒ　Ｌ　ＩＩで、Ｂが゛Ｈ″のときのみ出力信号Ｙが
“”　Ｉ」”となる。

第１８図及び１９図は夫々後述の第６図、第７図に対応
する従来の論理回路で、第１８図に示す論理回路はＰチ
ャンネルＭＯ３型トランジスタＱ２７．０２８．　Ｎヂ
ャンネルＭＯ８型トランジスタＱ２９．　Ｑ３０とイン
バータ２よりなり、また第１９図に示す論理回路は第１
８図に示す論理回路中からインバータ２を削除した回路
である。

第１８図に示す回路は入力信号へが′Ｈ″で、入力信号
Ｂが“Ｌ″のとぎにトランジスタＱ２７゜Ｑ２８が夫々
オフ、トランジスタＱ２９．　Ｑ３０が夫々オンとなり
、出力信号Ｙが′Ｌ″となるが、それ以外の入力論理値
の組合せではトランジスタＱ２７及び０２８の少なくと
も一方がオン、Ｑ２９及びＱ３０が夫々オフとなるので
、出力信号ＹはＨＴＴとなる。

従って、この論理回路の論理式はＹ＝Ａ＋Ｂで表わされ
る。

また第１９図に示す従来の論理回路は入力信号Ｂを反転
するインバータ２が削除されているから、その論理式は
Ｙ＝Ａ　−Ｂとなり、ＮＡＮＤＡＮＤ回路。

第２０図及び第２１図は夫々後述の第８図、第９図に対
応する従来の論理回路で、第２０図に示す論理回路は第
１６図に示した従来の論理回路の出力信号Ｙの伝送路に
インバータ３を設けたもので、その論理式がＹ＝Ａ＋Ｂ
で示されるＯＲ回路である。

また、第２１図に示す従来の論理回路は第１９図に示し
たＮＡＮＤＡＮＤ回路信号Ｙの伝送路にインバータ３を
設けたものであるから、その論理式はＹ＝Ａ　−Ｂで表
わされ、ＡＮＤ回路となる。

第２２図は後述の第１２図に対応する従来の論理回路で
、２人力ＦＯＲ回路４．５．２人力ＮＯＲ回路６及びイ
ンバータ７よりなり、入力信号Ａ。

Ｂ、Ｃ及びＤに対して出力信号ＹはＹ＝Ａ　−Ｂ＋へ・
Ｂ　＋　Ｃ−Ｄ　＋　Ｃ−Ｄで表わされる論理回路が実
視される。

更に第２３図は従来の論理回路の他の例で、後述の第１
３図の論理回路に対応しており、論理式がＹ＝　（Ａ＋
　＋８＋　）・Ａ２　・Ｂ２で表わされる。

第２３図において、Ｑ３１．　Ｑ３３．　Ｑ３５〜Ｑ３
８は夫々ＰヂャンネルＭＯ８型トランジスタ、Ｑ３２゜
Ｑ３４．Ｑ３９〜Ｑ４２ハ夫々ＮチャンネルＭｏｓ型ト
ランジスタで、ＣＭＯＳインバータを構成するＱ３１．
　Ｑ３２のゲートに入力信号８１が供給されると共に、
ＣＭＯＳインバータを構成するＱ３３゜Ｑ３４のゲート
に入力信号Ｂ２が供給され、同様にＣＭＯＳインバータ
を構成するＱ３８．　Ｑ４２のゲートに入力信号Ａ２が
供給され、Ｑ３５．　Ｑ３９の各ゲートに入力信号ＡＩ
が入力される。

以上の従来の論理回路ではＭＯ８型トランジスタなどの
電界効果トランジスタ（ＦＥＴ）を使用しているが、Ｆ
ＥＴの双方向特性（ソース電極とドレイン電極を逆にし
ても同一の電気的特性を示す）を利用したＴＧは使用し
ておらず、ＴＧはセレクタやフリップフロップの一部と
してのみ用いられ、一般の論理回路には用いられていな
い。これは、２組以上のＴＧを使用して信号系路の切替
えを行なうときの各ＴＧ間のオン又はオフのタイミンク
を許容限界内に抑制することが困難であることなどの卵
白による。

しかし、この問題はＴＧを使用する場合の条件を予め予
測できるタイミングのずれ以内で動作するような回路構
成に特定することで解決でき、またＴＧをうまく利用す
ればより少ない素子数で、高速で所望の論理回路を構成
することができる。

例えば、第２４図はＴＧを使用した従来のＦＯＲ回路の
一例の回路図で、インバータ８．９．ＮチャンネルＭＯ
８型トランジスタＱ４３．　Ｑ４５．　ＰチャンネルＭ
Ｏ８型トランジスタＱ４４．　Ｑ４６よりなる。トラン
ジスタＱ４３とＱ４４は入力信号Ｂを入力信号Ａ、Ａに
応じてスイッチング制御する第１のＴＧ、　　トランジ
スタＱ４５とＱ４６はインバータ９よりの入力信号Ｂを
入力信号Ａ、Ａに応じてスイッチング制御する第２のＴ
Ｇである。

この回路によれば、入力信号ＡとＢの一方が“Ｈ″で使
方が“Ｌ　Ｉｔのときは“Ｈ”の出力が得られ、入力信
号ＡとＢが同−論理値のときはＩｔ　Ｌ　１１の出力が
得られる。

また、第２５図はＴＧを用いた従来の他の論理回路で、
ＴＧ主体のＥＯＲ回路により全加算回路が構成されてい
る。同図中、Ｑ　５０．　Ｑ　５２．　Ｑ　５４゜Ｑ５
６．　Ｑ５８．　Ｑ６２７ｉ［Ｑ６３ハＮチャンネ／Ｌ
／　Ｍ　ＯＳ型トランジスタ、Ｑ５１．　Ｑ５３．　Ｑ
５５．　Ｑ５７．　Ｑ５９゜Ｑ６０及びＱ６１はＰチャ
ンネルＭ　ＯＳ　！ｆ’！トランジスタ、１１〜１６は
インバータ、Ａ、Ｂは入力信号、ＣＩはキャリイ入力信
号、Ｓはサム出力信号、ｃｏはキャリイ出力信号である
。入力信号Ａは各トランジスタＱ５０〜Ｑ５３．Ｑ６ｏ
、Ｑ６３ヲスイッチング制御するために入力され、入力
信号ＢはＱ５０及びＱ５１よりなるＴＧに供給される一
方、インバータ１２により極性反転されてＱ５２及びＱ
５３よりなるＴＧに供給され、またトランジスタＱ６１
゜Ｑ６２のゲートに夫々供給される。

キャリイ演算部では入力信号Ａ、Ｂが共にＨ″のときキ
ャリイ出力信号ｃｏがｌｌ　ＨＩｔとなり、Ａ及びＢが
共に“ｌ　Ｉｔのときキャリイ出力信号ｃ。

は抹消され（”Ｌ”）、Ａ及びＢが不一致のときはキャ
リイ出力信号ＣＯはキャリイ入力信号ｃ■を反転したも
のとなる。

第２６図は従来の更に他の例の回路図で、マンチエスタ
ー形【プた上げ加算器の１ビット分を構成している。同
図中、Ｘｊ　、Ｙｊは夫々入力信号、Ｃｊ−１はキレリ
イ入力信号、Ｓｊはザム出力の反転出力信号、Ｃｊはキ
ャリイ出力信号、１７〜２１はＴＧ、２２〜２４はイン
バータである。

〔発明が解決しようとする問題点〕

第１４図乃至第２３図に示した従来の論理回路は、素子
数が多く、また、スイッチング速度が遅いという問題点
があった。

また、第２４図に示した従来の論理回路は第１４図に示
した従来の排他的論理和回路に比較して素子数が少なく
、高速である反面、直列に何段も接続した場合、ＴＧの
オン抵抗が直列に接続され、かつ、ドレイン、ソースの
拡散容量が接続された回路と等価となり、波形がなまり
、速度が赴くなるという問題点があり、しかも波形がな
まると電流が流れる期間が長くなるから電力消費が大で
あるという問題点もあった。

また第２５図に示した従来の論理回路はインバータ１５
の入力側では正論理であるのに対し、出力側では負論理
であり、論理が混在するために回路設計が面倒であると
いう問題点があった。

更に第２６図に示した従来の論理回路は所要の論理のキ
ャリイ信号Ｃｊを出力するために、インバータが２３．
２４で示す如く２段必要で、信号遅延が生じると共に、
回路素子数が多くなり、またサム出力反転信号Ｓｊも所
要の論理出力Ｓｊを得るにはインバータが更に１段必要
となるという問題点があった。

本発明は以上の点に鑑みてなされたもので、素子数の低
減と高速化を実現できる論理回路を提供することを目的
とする。

〔問題点を解決するための手段〕

第１Ａ図は特許請求の範囲第１項記載の第１発明の原理
回路図を示す。同図中、ＴＧ１、ＴＧ２は夫々第１．第
２のトランスミッション・ゲート（ＴＧ）、Ｉ１、１２
はインバータ、Ａ１．Ａ２及びＢは第１．第２及び第３
の入力信号、Ｙは出力信号である。

ＴＧ１、ＴＧ２は夫々入力信号Ａ１、Ａ２が供給される
。インバータ■２はその人ノＪ信号Ｂとその出力信号Ｂ
とによりＴＧＩ及びＴＧ２のうち一方をオン、他方をオ
フとするスイッチング手段を構成する。

インバータ１１はＴＧ１、ＴＧ２の両出力端子がその入
力端子に接続されている。

また、第１８図は特許請求の範囲８２項記載の第２発明
の原理回路図を示す。同図中、第１Ａ図と同一構成部分
には同一符号を付し、その説明を省略する。第１Ｂ図に
おいて、３０はトランスミッション・ゲートを含まない
通常の多入力論理ゲートで、少な（ともその一つの入力
端子に、ＴＧｌ及びＴＧ２の両出力信号が供給される。

すなわち、第２発明は第１発明中のインバータ１１の代
りに、通常の多入力論理ゲート３０を用いた構成とした
点に特徴がある。

〔作用〕

上記のＴＧｌ及びＴＧ２はＰチャンネルＦＥＴとＮチャ
ンネルＦＥＴの各ドレイン同士と各ソース同士とを接続
した構成であることは周知の通りである。ここで、本発
明で使用するＦＦＴは、Ｍ　ＯＳ　（Ｍｅｔａｌ　０ｘ
ｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）　Ｆ　Ｅ　Ｔ系
（ＮＭＯ８，ＰＭＯ８，０ＭＯ８）、ＭＩＳ（Ｍｅｔａ
ｌ　Ｉｎ５ｕｌａｔｏｒ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
）　Ｆ　Ｅ　Ｔ系（窒化膜ゲートＦＥＴや他の絶縁膜を
ゲート接合に使用したＦ　Ｅ　Ｔ　）　、Ｙ　Ｅ　Ｓ　
（ＨＥｔａｌ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）ＦＥＴ系
（ＧａＡｓ（Ｓｉ）Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　、高電子
移動度トランジスタ（ＨＥＭＴ）その＠）などの、ゲー
ト電極とチャネル領域とが直流的に絶縁され、ソース、
ドレイン端子を入替えても電気的特性がほぼ同一である
ような双方向性特性を有する三端子素子であって、ゲー
ト入力が“ＯＩＩと１４１１＋との場合でチャンネルイ
ンピーダンスが１桁程度以上異なる特性を有する素子で
ある。

第１Ａ図及び第１Ｂ図において、入力信号Ｂが１１８　
ＩＩのときにはＴＧＩがオン、ＴＧ２がオフとなるため
、入力信号Ａ１のみがＴＧｌを通過してインバータ■１
又は通常の多入力論理ゲート３０に供給される。また、
入力信号Ｂが′Ｌ″のときにはＴＧＩがオフ、Ｔｅ２が
オンとなるから、入力信号△２のみがＴｅ２を通過して
インバータ１１又は通常の多入力論理ゲート３０に供給
される。インバータ１１．通常の多入力論理ゲート３０
からは所定の論理式による論理が付与された出力信号Ｙ
が取り出される。

すなわち、王Ｇ１及びＴｅ２はいずれか一方が必ずオン
状態となっているため、成る入力の相合ぜに対して内部
がフローティング（高インピーダンス）になるネットを
発生させないように使用しなければならないというＴＧ
使用上の条件を満足する。

また、ＴＧｌ及びＴｅ２のゲート端子への入力タイミン
グのずれは、高々ファンアウトが１のインバータになる
遅延時間程度であり、通常この程度の遅延時間は他の論
理回路での遅延時間に比べて最も短いため、このタイミ
ングのずれが論理の誤動作を誘発することはない。

通常の多入力論理ゲート３０は多入力の単純論理ゲート
（すなわち、ＯＲ回路、ＮＯＲ回路。

ＡＮＤ回路、ＮＡＮＤＡＮＤ回路合ゲート（へＮＤ−Ｏ
Ｒ−インバータ、０Ｒ−ＡＮＤ−インバータ）、及びマ
ルチプレクサ・ゲートを指す。

従って、この通常の多入力論理ゲート３０はインバータ
１１と同様にその入力信号中の直流分を遮断する特性を
有する。このため、ＴＧＩ又はＴｅ２の出力信号中の直
流分は出力信号Ｙ中には生ぜず、ＴＧ１、Ｔｅ２のオン
抵抗による信号伝搬遅延時間はインバータ１段分の遅延
時間よりも短くできる。従って、本発明回路を複数段縦
続接続しても、波形のなまりは殆ど生じないから、高速
の論理演算が可能となる。

また、本発明回路ではインバータ１１．１２、通常の多
入力論理ゲート３０は同−論理であり、正論理と負論理
とが混在しない。

なお、インバータ１２による信号遅延や相互配線に付随
する負荷増大による信号遅延を極力抑えるだめには、Ｌ
ＳＩの設計等においてインバータ■２をＴＧ１、Ｔｅ２
のゲート端子に近接して配置する必要がある。このため
には、第１Ａ図、第１Ｂ図に示す回路全体を一つのまと
まった単位として扱えるよう論理セルとして定義し、使
用することが望ましい。

〔実施例〕

第２図乃至第９図は前記第１発明の各実施例の回路図、
第１２図及び第１３図は前記第２発明の各実施例を示す
。各図中、第１Ａ図、第１Ｂ図と同一構成部分には同一
符号を付し、その説明を省略する。

第２図は本発明の第１実施例の回路図を示し、Ｔｅ２の
入力端子に到る入力信号Ａの伝送路はインバータ■３を
設けたものである。本実施例によれば、ＴＧｌの入力信
号Ａ１がＡ、Ｔｅ３の入力信号Ａ２がＡとなるから、論
理式は次に本発明の第２実施例について第３図と共に説明する
。本実施例はＴＧｌの入力信号Ａの伝送路のみにインバ
ータ■４を設けた点に特徴を有する。従って、本実施例
によれば、ＴＧｌの入ノｊ信号Ａ１がＡ、Ｔｅ２の入力
信号Ａ２が△となるから、論理式はＹ＝Ａ−Ｂ＋Ａ−Ｂ　　　　　　　　　　（２）となり
、２人力ＥＮＯＲ回路が実現できる。

次に本発明の第３実施例について第４図と共に説明する
。本実施例はＴＧｌの入力信号Ａ１を“”１”（すなわ
ち’Ｈ”）に相当する電位（Ｃ８０３回路では■。０で
、例えば＋５Ｖ）に固定し、Ｔｅ２の入力信号Ａ２をＡ
とした点に特徴を有する。従って、本実施例の論理式はＹ＝Ａ−Ｂ　　　　　　　　　　　　　　（３）となり
、入力信号Ｂが゛Ｌ”のとき入力信号Ａの反転信号Ａが
得られ、入力信号ＢがＨ″のとき入力信号″’１　”　
（”Ｈ”　）の反転信号ＩＩ　ＯＩＩ（”Ｌ”）が得ら
れる論理回路を実現できる。

第５図は本発明の第４実施例の回路図で、ＴＧ１の入力
信号Ａ１をＡ、ＴＧ２の入力信号Ａ２を″“１″に固定
した点に特徴を有し、Ｙ　＝　Ａ　−８（４）なる論理式で表わされる論理回路を実現できる。

なお、第５図中、入力信号ＡとＢを入れ替えると、Ｙ−
八・Ｂなる論理式で表わされる論理回路を実現できる。

次に本発明の第５実施例について第６図と共に説明する
に、本実施例はＴＧｌの入力信号Ａ１を論理１１０　Ｉ
Ｔ　（すなわち”　Ｌ　”　）に相当する電位（０Ｍ０
８回路ではＶ３３Ｆ、例えばｏＶ）に固定すると共に、
ＴＧ２の入力信号Ａ、２をＡとした点に特徴を有する。

従って、本実施例によれば、論理式はＹ＝八へＢ（５）で表わされる。

なお、第６図において、入力信号ＡとＢを入替えるとＹ
　＝　Ａ　−ｔ−Ｂなる論理式の論理回路を実現できる
。

次に第７図と共に本発明の第６実施例について説明する
に、本実施例は第６図に示した第５実施例の入力信号“
Ｏ゛′とＡとを入替えた構成であり、論理式がＹ　＝　Ａ　−Ｂ　　　　　　　　　　　　　　（６）
で表わされる２人力ＮＡＮＤ回路が実現できる。

次に本発明回路の第７実施例について第８図と共に説明
する。本実施例はＴＧＩの入ノＪ信号Ａ１をパ０”、Ｔ
Ｇ２の入力信号Ａ２を八にした点に特徴を有する。すな
わち、入力信号Ａはインバータ■５により位相反転され
てからＴＧ２に入力される。

本実施例によれば、論理式はＹ　＝　Ａ　−１−Ｂ　　　　　　　　　　　　　　（
７）となり、２人力のＯＲ回路を実現できる。

次に本発明の第８実施例について第９図と共に説明する
。本実施例はＴＧＩの入力信号Δ１をＫ。

ＴＧ２の入力信号を論理Ｎ　１　ＩＩの電位に固定した
点に特徴を有するものであり、第５図に示した第４実施
例のＴＧＩの入力信号伝送路にインバータ　　　□６を
設けたものである。

本実施例の論理式はＹ＝Ａ　−Ｂ　　　　　　　　　　　　　　■となり、
２人力のＡＮＤ回路を実現できる。

ところで、第４図、第５図及び第９図に示す論理回路で
は、ＴＧＩ又はＴＧ２の入力信号が論理“１″に固定さ
れている。一方、第１０図（Ａ）に示す如く、Ｐチャン
ネルＦＥＴ　　ＰｌとＮチャンネルＦＥＴ　　Ｎ１より
なるＴＧの入力信号が論理ｉｔ　１　ｔ＋で、Ｐｌのゲ
ートに入力信号Ｂを印加し、Ｎ１のゲートにインバータ
Ｉ７の出力信号Ｂを印加するようにした回路は、一般に
第１０図（Ｂ）に示すように、インバータ■７とＦＥＴ
　　Ｎｌを夫々省略した回路に置換することができる。

従って、第４図に示したＴＧ１、第５図及び第９図に示
したＴＧ２は、夫々１個のＰチャンネルＦＥＴだけで構
成するようにしてもよい。ただし、インバータ１２はも
う一つのＴＧ２又はＴＧｌを制御するために必要なので
削除することはできない。従って、この場合の素子数は
第４図、第５図及び第９図の論理回路の素子数１１８Ｉ
Ｉ　、　　１１３”及び“’ｉｏ”よりも各々１つ少な
いｌ　７１１　、　１１７　ｕ及び′９″となる（イン
バータ１１．１２はＣＭＯＳインバータで構成されるの
で、素子数は各々ＩＩ　２　ＩＩである。）。

同様に、Ｎ１１図（Ａ）に示す如く、ＦＥＴＰｌとＮ１
とからなるＴＧに論理“０″の信号を固定的に入力し、
入力信号ＢでＮ１を、インバータ■８の出力信ＲＢでＰ
ｌを制御する回路は、同図（Ｂ）に示す如く、１個のＮ
チャンネルＦＥＴＮ１で置換することができる。

従って、第６図と第８図に示した各ＴＧＩは夫々１個の
ＮチャンネルＦＥＴに置換でき、第７図に示したＴＧ２
は１個のＮチャンネルＦＥＴに置換できる。従って、こ
の場合の論理回路の素子数は第６図、第７図及び第８図
の論理回路の素子数″８”、８”及びＩｔ　１０　ＰＩ
よりも各々１つ少ないＩｄ　７　ｕ　、　　１１７１１
及び１１９　ＩＩとなる。

次に本発明の第９実施例について第１２図と共に説明す
る。本実施例はインバータ１１の代りに、トランジスタ
Ｔｒｉ〜Ｔｒ４よりなる通常の２人力ＮＡＮＤゲー１−
を用いると共に、そのＮＡＮＤゲートの２つの入力端子
の夫々に、第２図に示す論理回路中インバータ■１を除
い１こ回路部を接続したものである。

第１２図において、ＴＧｌａ、　ＴＧ２ａ、インバータ
１２ａ及び１３ａよりなる回路部から取り出された、論
理式へ・Ｂ＋λ・石で表わされる信号はＰチャンネルト
ランジスタＴｒ１とＮチャンネルトランジスタＴｒ３の
各ゲートに供給される。−方、ＴＧｌｂ、　ＴＧ２ｂ、
インバータ１２ｂ及びＩ３ｂよりなる回路部から取り出
された、論理式Ｃ−Ｄ＋テ・百で表わされる信号はＰチ
ャンネル１ヘランジスタＴｒ２とＮチャンネルトランジ
スタＴｒ４の各ゲートに供給される。

トランジスタＴｒ１〜Ｔｒ４はＮＡＮＤゲートを構成し
ており、トランジスタＴｒ１〜Ｔｒ４の各ゲートの入力
論理が夫々１１１１１のときのみ論理“Ｏ″の信号を出
力し、それ以外の入力の論理の組合せに対しては論理”
　ｉ　”の信号を出力する。

これにより、トランジスタＴｒ１〜Ｔｒ３の容共通接続
点からは次式の論理式Ｙ　＝　Ａ　−Ｂ　＋Ａ　−Ｂ　−１−Ｃ−Ｄ　＋　Ｃ
−Ｄ　　（９）で表わされる出力信号Ｙが取り出される
。

次に本発明の第１０実施例について第１３図と共に説明
する。本実施例はインバータ■１の代りに、トランジス
タＴｒ５〜Ｔｒ８よりなる通常の２人力ＮＯＲゲートを
用いると共に、そのＮＯＲゲートの２つの入力端子の夫
々に、第６図に示す論理回路中インバータ■１を除いた
回路部を接続し、かつ、第５図に示した論理回路中イン
バータ１１を除いた回路部を接続したものである。ただ
し、本実施例ではＴＧｌａに相当する回路部は第１１図
（Ｂ）に示したように１個のＮチャンネル［ＥＴＮｌを
用い、ＴＧ２ｂに相当する回路部は第１０図（Ｂ）に示
したように１個のＰチャンネルＦＥＴＰ１を用いている
。

第１３図において、ＴＧ２ａ、Ｎ１及びＴ２ａよりなる
回路部から取り出された、論理式（Ａｔ　　・Ｂ＋　）
で表わされる出力信号ＮＲ１はＰヂャンネルトランジス
タＴｒ６及びＮヂャンネルトランジスタＴｒ７の各ゲー
トに供給される。またＴ　Ｇ　Ｉｂ。

Ｐｌ及び１２ｂよりなる回路部から取り出された、論理
式（Ａ２　十Ｂ２　）で表わされる信号ＮＲ２はＰチャ
ンネルトランジスタＴｒ５及びＮチャンネルトランジス
タＴｒ８の各ゲートに供給される。

トランジスタＴｒ５〜Ｔｒ８は信号ＮＲ１及びＮＲ２が
共に論理４１０　ＩＩのときにのみトランジスタＴｒ５
及びＴｒ６が夫々オンとなり、かつ、トランジスタＴｒ
７及びＴｒ８が夫々同時にオフとなるので、論理″″１
”の信号ＹをトランジスタＴｒ６〜Ｔｒ８の共通接続点
より取り出し、それ以外の場合はトランジスタＴｒ７及
びＴｒ８の少なくとも一方がオンとなり、かつ、トラン
ジスタＴｒ５及びＴｒ６の少なくとも一方がオフとなる
ので、論理″０°′の信＠Ｙを出力する。

従って、トランジスタＴｒ５〜Ｔｒ８はＮＯＲゲートを
椛成し、その出力信号は次式の論理式Ｙ＝　（Ａｔ　＋
Ｂ＋　）　・（Ａ２　・Ｂ２）　　（１０）で表わされ
る。

次に、以上説明した本発明の各実施例とそれに対応する
第１４図乃至第２３図に示した従来の論理回路の遅延時
間のシミュレーション結果について説明する。ここで、
論理回路の遅延時間は回路の出力端子につく負荷容量の
大ぎさによって異なり、通常は回路遅延と負荷容量の大
ぎさとの間には線形関係が成立する。負荷容１の大ぎさ
はファンアウト（ＦＯ）を単位として記述し、回路の涯
延方程式％式％（１１）ただし、７６２回路の遅延時間ａ、ｂ：ファンアウトによらない定数ＦＯ：ファンアウト数（インバータの入力ゲート容量を１とした規格化数から負荷つき回路の遅延時間τｄを計算できる。

そこで、００ＭＯ８１，３μｍテクノロジー、０ＭＯ８
ＦＥＴの横幅はすべて同一、■回路の各端子につく容量
は配線容量（端子間で不変）１次段論理ゲートの入力容
量（ゲート容量、ゲート・オ゛−バーラップ容量）、ソ
ース・ドレイン接合容量からなるという条件の下で遅延
時間のシミコーレーションを行なった結果を、その論理
回路の論理式、論理回路を示す図番、実施例の効果と共
にまとめて第２７図に示す。ただし、第２７図中、＊１
はＦＯ＝１の場合、＊２はＦＯ＝７の場合を示す。

第２７図かられかるように、第２図、第３図に示した本
発明の第１．第２実施例によれば、第１４図、第１５図
に示した従来回路よりも素子数が少なく、ＦＯ＝１の場
合に遅延時間が小であり（高速であり）、ＦＯが多くな
るほど速度差はより顕著になる。

また、第４図、第５図に示した第３．第４実施例では、
第１６図、第１７図に示した従来回路よりも素子数が多
く、ＦＯ＝１では従来回路と同等かやや遅延時間が長か
ったが、第２７図に示すようにＦＯ−７の場合には本実
施例の方が高速であった。

また第６図、第７図に示した第５．第６実施例では、第
１８図、第１９図に示した従来回路に比較すると、実施
例の方が遅いが、ＦＯがより多い場合には従来回路より
も高速となり１ｑる。また、回路単体で従来回路より遅
くとも、他の回路と組合わせて速くなることがある。

第１３図はその一例であり、「Ｏ−７の場合でも第２３
図に示し１ｃ同じ論理式Ｙ−（Ａ＋　＋Ｂ＋　）・Ａ２
・Ｂ２の従来回路の遅延時間２．３２　ｎｓＪ：りも０
．３４　ｎｓ短い１．９８　ｎｓの遅延時間が得られた
。

このように、本発明の各実施例では（１１）式中のａの
値が従来の論理回路よりも小さく、ファンアウト数ＦＯ
が少ない場合に従来回路より遅くとも、ＦＯが多い場合
には逆に速くなるという結果が得られた。

ところで、前記した各実施例の多入力論理回路を用いて
スタンダードセル方式やゲートアレイなどのＬＳＩをレ
イアウト設計する場合には、それらの少なくとも一つを
標準の論理セルとして登録し、他の同様に登録された論
理セルと合わせて必要に応じて使用し設計することが望
ましい。

なお、本発明は上記の実施例に限定されるものではなく
、例えば通常の多入力論理ゲートとしては、ＮΔＮＤ、
ＮＯＲの各ゲートに限らず、ＯＲ。

ＡＮＤ等の多入力の単純ゲートや複合ゲートなどでもよ
い。また多入力論理ゲートの複数の入力端子のうちの少
なくとも一つの入力端子に本発明の要部の回路部が接続
されていればよい。

〔発明の効果〕

上述の如く、本発明によれば、少なくとも大規模回路中
の部分回路として使用することで素子数の低減と高速化
を実現でき、また出力段に設けられたインバータ又は通
常の多入力論理ゲートにより直流分が遮断されるので、
本発明回路を複数縦続接続しても波形のなまりは殆どな
く、そのことからも高速の論理演算が可能で、また電力
消費も低減でき、更に正論理と負論理とが混在していな
いので回路設尉が容易である等の特長を有するものであ
る。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図は夫々第１発明、第２発明の原理回
路図、第２図乃至第９図、第１２図及び第１３図は夫々本発明
の各実施例を示す回路図、第１０図及び第１１図ば夫々本発明の各要部の変形例を
示す図、第１４図乃至第２６図は夫々従来回路の各個を示す回路
図、第２７図は本発明の各実施例と従来例との比較図を示す
。図において、ＴＧｌは第１のトランスミッション・ゲート、ＴＧ２は
第２のトランスミッション・ゲート、１１〜Ｉ８．１２
ａ、１２ｂ、１３ａ、１３ｂはインバータＡ１は第１の入力信号、Ａ２は第２の入力信号、Ｂは第３の入力信号、３０は通常の多入力論理ゲートを示す。＾のく　　　　　　　　　　　　９鐘ｌｉｄ　　　　　　　　　（）

Claims

【特許請求の範囲】

（１）第１の入力信号（Ａ１）が入力される第１のトラ
ンスミッション・ゲート（ＴＧ１）と、第２の入力信号
（Ａ２）が入力される第２のトランスミッション・ゲー
ト（ＴＧ２）と、第３の入力信号（Ｂ）により該第１及び第２のトランス
ミッション・ゲート（ＴＧ１、ＴＧ２）の一方をオン、
他方をオフとするスイッチング手段（１２）と、該第１及び第２のトランスミッション・ゲート（ＴＧ１
、ＴＧ２）の両出力信号が供給されるインバータ（１１
）と、よりなることを特徴とする論理回路。
（２）第１の入力信号（Ａ１）が入力される第１のトラ
ンスミッション・ゲート（ＴＧ１）と、第２の入力信号
（Ａ２）が入力される第２のトランスミッション・ゲー
ト（ＴＧ２）と、第３の入力信号（Ｂ）により該第１及び第２のトランス
ミッション・ゲート（ＴＧ１、ＴＧ２）の一方をオン、
他方をオフとするスイッチング手段（１２）と、該第１及び第２のトランスミッション・ゲート（ＴＧ１
、ＴＧ２）の両出力信号が少なくともその一つの入力端
子に供給され、所定論理値の出力信号（Ｙ）を出力する
、トランスミッション・ゲートを含まない通常の多入力
論理ゲート（３０）と、よりなることを特徴とする論理回路。