JPH1065507A - スイッチ回路および論理回路 - Google Patents
スイッチ回路および論理回路Info
- Publication number
- JPH1065507A JPH1065507A JP23130696A JP23130696A JPH1065507A JP H1065507 A JPH1065507 A JP H1065507A JP 23130696 A JP23130696 A JP 23130696A JP 23130696 A JP23130696 A JP 23130696A JP H1065507 A JPH1065507 A JP H1065507A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- type transistor
- enhancement type
- nmos
- enhancement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 トランスファーゲートを通過した信号振幅の
劣化を低減し、しかも入出力信号を明確に分離すること
ができるスイッチ回路を提供することを目的とするもの
である。 【解決手段】 ソースが信号入力端子に接続され、ドレ
インが信号出力端子に接続されている第１のｎＭＯＳエ
ンハンスメント型トランジスタと、ソースが制御端子に
接続され、ドレインが上記第１のｎＭＯＳエンハンスメ
ント型トランジスタのゲートに接続され、ゲートが電源
に接続されている第２のｎＭＯＳエンハンスメント型ト
ランジスタとを有し、第１のｎＭＯＳエンハンスメント
型トランジスタのボディーと第２のｎＭＯＳエンハンス
メント型トランジスタのボディーとがフローティングさ
れているスイッチ回路である。
劣化を低減し、しかも入出力信号を明確に分離すること
ができるスイッチ回路を提供することを目的とするもの
である。 【解決手段】 ソースが信号入力端子に接続され、ドレ
インが信号出力端子に接続されている第１のｎＭＯＳエ
ンハンスメント型トランジスタと、ソースが制御端子に
接続され、ドレインが上記第１のｎＭＯＳエンハンスメ
ント型トランジスタのゲートに接続され、ゲートが電源
に接続されている第２のｎＭＯＳエンハンスメント型ト
ランジスタとを有し、第１のｎＭＯＳエンハンスメント
型トランジスタのボディーと第２のｎＭＯＳエンハンス
メント型トランジスタのボディーとがフローティングさ
れているスイッチ回路である。
Description
【０００１】
【発明の属する技術分野】本発明は、ｎＭＯＳエンハン
スメント型トランジスタまたはｐＭＯＳエンハンスメン
ト型トランジスタのみをトランスファーゲートとして用
いるスイッチ回路および論理回路に関するものである。
スメント型トランジスタまたはｐＭＯＳエンハンスメン
ト型トランジスタのみをトランスファーゲートとして用
いるスイッチ回路および論理回路に関するものである。
【０００２】
【従来の技術】トランスファーゲートは、パストランジ
スタ構成の論理回路の部分回路として、または、双方向
伝搬可能な配線間スイッチとして使用される。
スタ構成の論理回路の部分回路として、または、双方向
伝搬可能な配線間スイッチとして使用される。
【０００３】図７は、ｎＭＯＳトランジスタのみでトラ
ンスファーゲートを構成した場合における従来のスイッ
チ回路ＳＷ０を示す回路図である。図８は、上記従来の
スイッチ回路ＳＷ０の動作波形を示す図である。
ンスファーゲートを構成した場合における従来のスイッ
チ回路ＳＷ０を示す回路図である。図８は、上記従来の
スイッチ回路ＳＷ０の動作波形を示す図である。
【０００４】次に、従来のスイッチ回路ＳＷ０の動作に
ついて説明する。スイッチ回路ＳＷ０において、制御端
子ｃにハイレベル信号が入力された状態で、入力端子ｉ
ｎの信号がローレベル信号からハイレベル信号に変化し
た場合、出力端子ｏｕｔの電位が上昇するとともに、ト
ランジスタＴＲ２の電位は、トランジスタＴＲ２のソー
スゲートオーバーラップ容量に加わる電位差を保存した
まま上昇し、最終的には電源電圧を越える。したがっ
て、出力端子ｏｕｔの電位が電源電圧近くまで上昇して
も、トランジスタＴＲ２がオフしないので、図８（２）
に示すように、出力端子ｏｕｔの電位は電源電圧まで確
実に上昇することができる。
ついて説明する。スイッチ回路ＳＷ０において、制御端
子ｃにハイレベル信号が入力された状態で、入力端子ｉ
ｎの信号がローレベル信号からハイレベル信号に変化し
た場合、出力端子ｏｕｔの電位が上昇するとともに、ト
ランジスタＴＲ２の電位は、トランジスタＴＲ２のソー
スゲートオーバーラップ容量に加わる電位差を保存した
まま上昇し、最終的には電源電圧を越える。したがっ
て、出力端子ｏｕｔの電位が電源電圧近くまで上昇して
も、トランジスタＴＲ２がオフしないので、図８（２）
に示すように、出力端子ｏｕｔの電位は電源電圧まで確
実に上昇することができる。
【０００５】ところが、入力端子ｉｎにハイレベル信号
が入力された状態で、制御端子ｃの信号をローレベル信
号からハイレベル信号に変化させた場合、ソースゲート
間電圧が保存されないので、トランジスタＴＲ２のゲー
ト電位は昇圧しない。したがって、この場合には、出力
端子ｏｕｔが電源電圧から閾値電圧分降下したところ
で、トランジスタＴＲ２がオフし、図８（１）に示すよ
うに、出力端子ｏｕｔの電位を電源電圧まで上昇させる
ことができない。
が入力された状態で、制御端子ｃの信号をローレベル信
号からハイレベル信号に変化させた場合、ソースゲート
間電圧が保存されないので、トランジスタＴＲ２のゲー
ト電位は昇圧しない。したがって、この場合には、出力
端子ｏｕｔが電源電圧から閾値電圧分降下したところ
で、トランジスタＴＲ２がオフし、図８（１）に示すよ
うに、出力端子ｏｕｔの電位を電源電圧まで上昇させる
ことができない。
【０００６】一方、ボディーの電位を接地電位に固定し
たバルク型ｎＭＯＳトランジスタを上記スイッチ回路に
適用した場合では、body effect のために、スイッチ回
路を通過した信号の振幅の減少が、閾値電圧以上に助長
されて生ずる。
たバルク型ｎＭＯＳトランジスタを上記スイッチ回路に
適用した場合では、body effect のために、スイッチ回
路を通過した信号の振幅の減少が、閾値電圧以上に助長
されて生ずる。
【０００７】上記従来例においてｎＭＯＳトランジスタ
の代わりにｐＭＯＳトランジスタを使用した場合の動作
も、ｎＭＯＳトランジスタを使用した上記従来例におけ
る上記動作と同様である。
の代わりにｐＭＯＳトランジスタを使用した場合の動作
も、ｎＭＯＳトランジスタを使用した上記従来例におけ
る上記動作と同様である。
【０００８】
【発明が解決しようとする課題】低電源電圧では、電源
電圧に対する閾値電圧の比が大きくなるので、信号振幅
の劣化はさらに大きくなり、回路の動作上、問題にな
る。このような信号振幅の劣化を低減させるためには、
より一層低い閾値のトランジスタを使用しなければなら
ない。
電圧に対する閾値電圧の比が大きくなるので、信号振幅
の劣化はさらに大きくなり、回路の動作上、問題にな
る。このような信号振幅の劣化を低減させるためには、
より一層低い閾値のトランジスタを使用しなければなら
ない。
【０００９】しかし、低い閾値のトランジスタをデプレ
ション型トランジスタとして使用すると、スイッチ回路
の入出力信号を分離することができないので、回路が誤
動作する。したがって、デプレション型トランジスタを
使用することはできないので、閾値には下限がある。つ
まり、上記従来例では、トランスファーゲートを通過し
た信号振幅の劣化が大きいという問題がある。
ション型トランジスタとして使用すると、スイッチ回路
の入出力信号を分離することができないので、回路が誤
動作する。したがって、デプレション型トランジスタを
使用することはできないので、閾値には下限がある。つ
まり、上記従来例では、トランスファーゲートを通過し
た信号振幅の劣化が大きいという問題がある。
【００１０】本発明は、トランスファーゲートを通過し
た信号振幅の劣化を低減し、しかも入出力信号を明確に
分離することができるスイッチ回路および論理回路を提
供することを目的とするものである。
た信号振幅の劣化を低減し、しかも入出力信号を明確に
分離することができるスイッチ回路および論理回路を提
供することを目的とするものである。
【００１１】
【課題を解決するための手段】請求項１〜３記載の発明
は、ソースが信号入力端子に接続され、ドレインが信号
出力端子に接続されている第１のｎＭＯＳエンハンスメ
ント型トランジスタと、ソースが制御端子に接続され、
ドレインが上記第１のｎＭＯＳエンハンスメント型トラ
ンジスタのゲートに接続され、ゲートが電源に接続され
ている第２のｎＭＯＳエンハンスメント型トランジスタ
とを有し、第１のｎＭＯＳエンハンスメント型トランジ
スタのボディーと第２のｎＭＯＳエンハンスメント型ト
ランジスタのボディーとがフローティングされているス
イッチ回路である。
は、ソースが信号入力端子に接続され、ドレインが信号
出力端子に接続されている第１のｎＭＯＳエンハンスメ
ント型トランジスタと、ソースが制御端子に接続され、
ドレインが上記第１のｎＭＯＳエンハンスメント型トラ
ンジスタのゲートに接続され、ゲートが電源に接続され
ている第２のｎＭＯＳエンハンスメント型トランジスタ
とを有し、第１のｎＭＯＳエンハンスメント型トランジ
スタのボディーと第２のｎＭＯＳエンハンスメント型ト
ランジスタのボディーとがフローティングされているス
イッチ回路である。
【００１２】請求項４〜６記載の発明は、請求項１〜３
記載の発明において、ｎＭＯＳエンハンスメント型トラ
ンジスタの代わりにｐＭＯＳエンハンスメント型トラン
ジスタを使用したものである。
記載の発明において、ｎＭＯＳエンハンスメント型トラ
ンジスタの代わりにｐＭＯＳエンハンスメント型トラン
ジスタを使用したものである。
【００１３】請求項７記載の発明は、請求項１記載の発
明をトランスファーゲートとして用いる論理回路であっ
て、上記第１、２のトランジスタの閾値電圧は、上記論
理回路を構成するトランジスタのうちで上記第１、２の
トランジスタ以外のトランジスタの閾値電圧よりも小さ
い論理回路である。
明をトランスファーゲートとして用いる論理回路であっ
て、上記第１、２のトランジスタの閾値電圧は、上記論
理回路を構成するトランジスタのうちで上記第１、２の
トランジスタ以外のトランジスタの閾値電圧よりも小さ
い論理回路である。
【００１４】請求項８記載の発明は、請求項４記載の発
明をトランスファーゲートとして用いる論理回路であっ
て、上記第１、２のトランジスタの閾値電圧は、上記論
理回路を構成するトランジスタのうちで上記第１、２の
トランジスタ以外のトランジスタの閾値電圧よりも小さ
い論理回路である。
明をトランスファーゲートとして用いる論理回路であっ
て、上記第１、２のトランジスタの閾値電圧は、上記論
理回路を構成するトランジスタのうちで上記第１、２の
トランジスタ以外のトランジスタの閾値電圧よりも小さ
い論理回路である。
【００１５】
【発明の実施の形態および実施例】図１は、本発明の一
実施例であるスイッチ回路ＳＷ１を示す回路図である。
実施例であるスイッチ回路ＳＷ１を示す回路図である。
【００１６】スイッチ回路ＳＷ１は、第１のｎＭＯＳエ
ンハンスメント型トランジスタＴＲ１１と、第２のｎＭ
ＯＳエンハンスメント型トランジスタＴＲ１２とを有す
る。第１のｎＭＯＳエンハンスメント型トランジスタＴ
Ｒ１１は、そのソースが信号入力端子ｉｎに接続され、
そのゲートが第２のｎＭＯＳエンハンスメント型トラン
ジスタＴＲ１２のドレインに接続され、そのドレインが
信号出力端子ｏｕｔに接続されている。また、第２のｎ
ＭＯＳエンハンスメント型トランジスタＴＲ１２は、そ
のソースが制御端子ｃに接続され、そのゲートが、電源
電圧ＶＤＤに固定され、ｎＭＯＳエンハンスメントトラ
ンジスタＴＲ１１、ＴＲ１２のそれぞれのボディーがフ
ローティングされている。なお、制御端子ｃは、スイッ
チ回路ＳＷ１のオン、オフを制御する制御端子である。
ンハンスメント型トランジスタＴＲ１１と、第２のｎＭ
ＯＳエンハンスメント型トランジスタＴＲ１２とを有す
る。第１のｎＭＯＳエンハンスメント型トランジスタＴ
Ｒ１１は、そのソースが信号入力端子ｉｎに接続され、
そのゲートが第２のｎＭＯＳエンハンスメント型トラン
ジスタＴＲ１２のドレインに接続され、そのドレインが
信号出力端子ｏｕｔに接続されている。また、第２のｎ
ＭＯＳエンハンスメント型トランジスタＴＲ１２は、そ
のソースが制御端子ｃに接続され、そのゲートが、電源
電圧ＶＤＤに固定され、ｎＭＯＳエンハンスメントトラ
ンジスタＴＲ１１、ＴＲ１２のそれぞれのボディーがフ
ローティングされている。なお、制御端子ｃは、スイッ
チ回路ＳＷ１のオン、オフを制御する制御端子である。
【００１７】次に、スイッチ回路ＳＷ１の動作について
説明する。
説明する。
【００１８】まず、スイッチ回路ＳＷ１をオン状態にす
るには、制御端子ｃをハイレベルにし、オフ状態にする
には、制御端子ｃをローレベルにする。スイッチ回路Ｓ
Ｗ１をオン状態にしてハイレベル信号を伝搬する場合、
第１のｎＭＯＳエンハンスメント型トランジスタＴＲ１
１のゲートがフローティングになり、第１のｎＭＯＳエ
ンハンスメント型トランジスタＴＲ１１のゲートソース
間電圧が閾値電圧以上の値に保たれる。この結果、閾値
電圧分の電圧が降下することなく、ハイレベル信号を伝
搬することができ、したがって、遷移時間が小さくな
る。
るには、制御端子ｃをハイレベルにし、オフ状態にする
には、制御端子ｃをローレベルにする。スイッチ回路Ｓ
Ｗ１をオン状態にしてハイレベル信号を伝搬する場合、
第１のｎＭＯＳエンハンスメント型トランジスタＴＲ１
１のゲートがフローティングになり、第１のｎＭＯＳエ
ンハンスメント型トランジスタＴＲ１１のゲートソース
間電圧が閾値電圧以上の値に保たれる。この結果、閾値
電圧分の電圧が降下することなく、ハイレベル信号を伝
搬することができ、したがって、遷移時間が小さくな
る。
【００１９】また、スイッチ回路ＳＷ１において、スイ
ッチ回路ＳＷ１を構成するトランジスタＴＲ１１、ＴＲ
１２をＳＯＩ構造とすることによって、ソースドレイン
間の静的なリーク電流を抑制することができる。また、
トランジスタＴＲ１１、ＴＲ１２をＳＯＩ構造の完全空
乏型とすることによって、body effect を抑制しつつ、
閾値電圧を低くすることが可能になり、出力における信
号振幅の劣化を低減し、しかもトランスファーゲートの
入出力信号を良好に分離することができる。
ッチ回路ＳＷ１を構成するトランジスタＴＲ１１、ＴＲ
１２をＳＯＩ構造とすることによって、ソースドレイン
間の静的なリーク電流を抑制することができる。また、
トランジスタＴＲ１１、ＴＲ１２をＳＯＩ構造の完全空
乏型とすることによって、body effect を抑制しつつ、
閾値電圧を低くすることが可能になり、出力における信
号振幅の劣化を低減し、しかもトランスファーゲートの
入出力信号を良好に分離することができる。
【００２０】図２は、本発明の他の実施例であるスイッ
チ回路ＳＷ２を示す図である。
チ回路ＳＷ２を示す図である。
【００２１】スイッチ回路ＳＷ２は、第１のｐＭＯＳエ
ンハンスメント型トランジスタＴＲ２１と第２のｐＭＯ
Ｓエンハンスメント型トランジスタＴＲ２２とを有す
る。第１のｐＭＯＳエンハンスメント型トランジスタＴ
Ｒ２１は、そのソースが信号入力端子ｉｎに接続され、
そのゲートが第２のｐＭＯＳエンハンスメント型トラン
ジスタＴＲ２２のドレインに接続され、そのドレインが
出力端子ｏｕｔに接続されている。また、第２のｐＭＯ
Ｓエンハンスメント型トランジスタＴＲ２２は、そのソ
ースが制御端子ｃに接続され、そのゲートが接地電位に
固定されている。また、第１、第２のｐＭＯＳエンハン
スメントトランジスタＴＲ２１、ＴＲ２２のそれぞれの
ボディーが、フローティングされている。
ンハンスメント型トランジスタＴＲ２１と第２のｐＭＯ
Ｓエンハンスメント型トランジスタＴＲ２２とを有す
る。第１のｐＭＯＳエンハンスメント型トランジスタＴ
Ｒ２１は、そのソースが信号入力端子ｉｎに接続され、
そのゲートが第２のｐＭＯＳエンハンスメント型トラン
ジスタＴＲ２２のドレインに接続され、そのドレインが
出力端子ｏｕｔに接続されている。また、第２のｐＭＯ
Ｓエンハンスメント型トランジスタＴＲ２２は、そのソ
ースが制御端子ｃに接続され、そのゲートが接地電位に
固定されている。また、第１、第２のｐＭＯＳエンハン
スメントトランジスタＴＲ２１、ＴＲ２２のそれぞれの
ボディーが、フローティングされている。
【００２２】次に、スイッチ回路ＳＷ２の動作について
説明する。
説明する。
【００２３】スイッチＳＷ２をオン状態にするには、制
御端子ｃをローレベルに維持し、オフ状態にする場合
は、制御端子ｃをハイレベルにする。スイッチＳＷ２を
オンにした状態でローレベル信号を伝搬する場合、第１
のｐＭＯＳエンハンスメント型トランジスタＴＲ２１の
ゲートがフローティングになり、第１のｐＭＯＳエンハ
ンスメント型トランジスタＴＲ２１のゲートソース間電
圧は閾値電圧以上の値に保たれる。したがって、閾値電
圧分の電圧が降下することなく、ローレベル信号が伝搬
し、このために遷移時間が小さくなる。
御端子ｃをローレベルに維持し、オフ状態にする場合
は、制御端子ｃをハイレベルにする。スイッチＳＷ２を
オンにした状態でローレベル信号を伝搬する場合、第１
のｐＭＯＳエンハンスメント型トランジスタＴＲ２１の
ゲートがフローティングになり、第１のｐＭＯＳエンハ
ンスメント型トランジスタＴＲ２１のゲートソース間電
圧は閾値電圧以上の値に保たれる。したがって、閾値電
圧分の電圧が降下することなく、ローレベル信号が伝搬
し、このために遷移時間が小さくなる。
【００２４】また、スイッチ回路ＳＷ２を構成するトラ
ンジスタＴＲ２１、ＴＲ２２をＳＯＩ構造とすることに
よって、ソースドレイン間の静的なリーク電流を抑制す
ることができる。また、トランジスタＴＲ２１、ＴＲ２
２をＳＯＩ構造の完全空乏型とすることによって、body
effect を抑制しつつ、閾値電圧を低くすることが可能
になり、出力における信号振幅の劣化を低減し、しかも
トランスファーゲートの入出力信号を良好に分離するこ
とができる。
ンジスタＴＲ２１、ＴＲ２２をＳＯＩ構造とすることに
よって、ソースドレイン間の静的なリーク電流を抑制す
ることができる。また、トランジスタＴＲ２１、ＴＲ２
２をＳＯＩ構造の完全空乏型とすることによって、body
effect を抑制しつつ、閾値電圧を低くすることが可能
になり、出力における信号振幅の劣化を低減し、しかも
トランスファーゲートの入出力信号を良好に分離するこ
とができる。
【００２５】図３は、本発明の別の実施例である論理回
路ＬＣを示す図である。
路ＬＣを示す図である。
【００２６】論理回路ＬＣは、Manchester-carry型全加
算器のキャリー伝搬用トランスファーゲートとして、上
記スイッチ回路ＳＷ１を適用した実施例である。
算器のキャリー伝搬用トランスファーゲートとして、上
記スイッチ回路ＳＷ１を適用した実施例である。
【００２７】図４は、本発明のさらに他の実施例である
論理回路ＬＣａを示すブロック図である。
論理回路ＬＣａを示すブロック図である。
【００２８】図４に示す論理回路ＬＣａは、４ビットの
加算器であり、論理回路ＬＣと同じ全加算器ＬＣ０、Ｌ
Ｃ１、ＬＣ２、ＬＣ３を使用した加算器である。論理回
路ＬＣａにおいて、入力信号Ａ０、Ａ１、Ａ２、Ａ３、
Ｂ０、Ｂ１、Ｂ２、Ｂ３を同時に印加した場合、２段目
以下の全加算器ＬＣ１、ＬＣ２、ＬＣ３における各トラ
ンスファーゲートのゲート信号（制御端子ｃの信号）が
入力信号（入力端子ｉｎの入力信号）よりも早く到達す
るので、オーバーフローＯＶＦまでフルスイングの信号
を通過させることができ。つまり、トランスファーゲー
トを通過した信号振幅の劣化を低減することができる。
加算器であり、論理回路ＬＣと同じ全加算器ＬＣ０、Ｌ
Ｃ１、ＬＣ２、ＬＣ３を使用した加算器である。論理回
路ＬＣａにおいて、入力信号Ａ０、Ａ１、Ａ２、Ａ３、
Ｂ０、Ｂ１、Ｂ２、Ｂ３を同時に印加した場合、２段目
以下の全加算器ＬＣ１、ＬＣ２、ＬＣ３における各トラ
ンスファーゲートのゲート信号（制御端子ｃの信号）が
入力信号（入力端子ｉｎの入力信号）よりも早く到達す
るので、オーバーフローＯＶＦまでフルスイングの信号
を通過させることができ。つまり、トランスファーゲー
トを通過した信号振幅の劣化を低減することができる。
【００２９】論理回路ＬＣ、ＬＣａにおいて使用されて
いるスイッチ回路ＳＷ１を構成する２つのトランジスタ
ＴＲ１１、ＴＲ１２を、閾値の低いトランジスタで構成
し、その他の部分を閾値の高いトランジスタで構成す
る。また、論理回路ＬＣ、ＬＣａにおいて使用されてい
るスイッチ回路ＳＷ２を構成する２つのトランジスタＴ
Ｒ２１、ＴＲ２２を、閾値の低いトランジスタで構成
し、その他の部分を閾値の高いトランジスタで構成す
る。つまり、クリティカルパスの部分のみに低閾値トラ
ンジスタを使用する。
いるスイッチ回路ＳＷ１を構成する２つのトランジスタ
ＴＲ１１、ＴＲ１２を、閾値の低いトランジスタで構成
し、その他の部分を閾値の高いトランジスタで構成す
る。また、論理回路ＬＣ、ＬＣａにおいて使用されてい
るスイッチ回路ＳＷ２を構成する２つのトランジスタＴ
Ｒ２１、ＴＲ２２を、閾値の低いトランジスタで構成
し、その他の部分を閾値の高いトランジスタで構成す
る。つまり、クリティカルパスの部分のみに低閾値トラ
ンジスタを使用する。
【００３０】このように、クリティカルパスの部分のみ
に低閾値トランジスタを使用し、その他の部分に高閾値
のトランジスタを使用することによって、全部分を低閾
値トランジスタで構成した場合と同じ伝搬遅延時間を維
持したまま、全部分を低閾値トランジスタで構成した場
合よりも、動作時のリーク電流に伴う消費電力を削減す
ることができる。
に低閾値トランジスタを使用し、その他の部分に高閾値
のトランジスタを使用することによって、全部分を低閾
値トランジスタで構成した場合と同じ伝搬遅延時間を維
持したまま、全部分を低閾値トランジスタで構成した場
合よりも、動作時のリーク電流に伴う消費電力を削減す
ることができる。
【００３１】上記実施例によれば、ｎＭＯＳエンハンス
メント型トランジスタを使用したスイッチ回路ＳＷ１を
トランスファーゲートとして使用した場合、そのトラン
スファーゲートのゲート（制御端子ｃ）に到達する信号
が、トランスファーゲートの入力端子ｉｎ（ソース）に
入力される信号よりも早く到達し、ハイレベル信号伝搬
時に、信号を伝搬するｎＭＯＳエンハンスメント型トラ
ンジスタのゲートソース間電圧が閾値電圧以上に保たれ
るので、ハイレベル出力時に閾値電圧分の電圧が降下せ
ず、しかも、オン抵抗の小さいスイッチ回路を実現する
ことができる。ｐＭＯＳエンハンスメント型トランジス
タを使用したスイッチ回路ＳＷ２をトランスファーゲー
トとして使用した場合も、上記と同様に、ハイレベル出
力時に閾値電圧分の電圧が降下せず、しかも、オン抵抗
の小さいスイッチ回路を実現することができる。
メント型トランジスタを使用したスイッチ回路ＳＷ１を
トランスファーゲートとして使用した場合、そのトラン
スファーゲートのゲート（制御端子ｃ）に到達する信号
が、トランスファーゲートの入力端子ｉｎ（ソース）に
入力される信号よりも早く到達し、ハイレベル信号伝搬
時に、信号を伝搬するｎＭＯＳエンハンスメント型トラ
ンジスタのゲートソース間電圧が閾値電圧以上に保たれ
るので、ハイレベル出力時に閾値電圧分の電圧が降下せ
ず、しかも、オン抵抗の小さいスイッチ回路を実現する
ことができる。ｐＭＯＳエンハンスメント型トランジス
タを使用したスイッチ回路ＳＷ２をトランスファーゲー
トとして使用した場合も、上記と同様に、ハイレベル出
力時に閾値電圧分の電圧が降下せず、しかも、オン抵抗
の小さいスイッチ回路を実現することができる。
【００３２】また、上記の入力条件が満たされない場合
でも、トランスファーゲートのＳＯＩ構造の完全空乏型
トランジスタを使用することによって、閾値電圧を低く
することができる。したがって、高い閾値電圧のものに
比べて、閾値電圧分の降下の影響を小さくすることがで
きる。
でも、トランスファーゲートのＳＯＩ構造の完全空乏型
トランジスタを使用することによって、閾値電圧を低く
することができる。したがって、高い閾値電圧のものに
比べて、閾値電圧分の降下の影響を小さくすることがで
きる。
【００３３】図５は、相対的に高い閾値電圧を有するｎ
ＭＯＳトランジスタを用いたスイッチ回路ＳＷ１におい
て、入力端子ｉｎと制御端子ｃとに印加した信号と、出
力端子ｏｕｔの信号波形とを、シュミレーションで計算
した結果を示す図である。
ＭＯＳトランジスタを用いたスイッチ回路ＳＷ１におい
て、入力端子ｉｎと制御端子ｃとに印加した信号と、出
力端子ｏｕｔの信号波形とを、シュミレーションで計算
した結果を示す図である。
【００３４】図５（１）に示すように、制御端子ｃの信
号が入力端子ｉｎの信号よりも遅く到達する場合、出力
端子ｏｕｔでは電源電位まで上昇しない。これに対し
て、図５（２）に示すように、制御端子ｃの信号が入力
端子ｉｎの信号よりも早く到達すると、出力端子ｏｕｔ
の信号は電源電位まで上昇する。
号が入力端子ｉｎの信号よりも遅く到達する場合、出力
端子ｏｕｔでは電源電位まで上昇しない。これに対し
て、図５（２）に示すように、制御端子ｃの信号が入力
端子ｉｎの信号よりも早く到達すると、出力端子ｏｕｔ
の信号は電源電位まで上昇する。
【００３５】図６は、相対的に低い閾値電圧を有するｎ
ＭＯＳトランジスタを用いたスイッチ回路ＳＷ１におい
て、入力端子ｉｎ、制御端子ｃに印加した信号と、出力
端子ｏｕｔの信号波形とを、シュミレーションで計算し
た結果を示す図である。
ＭＯＳトランジスタを用いたスイッチ回路ＳＷ１におい
て、入力端子ｉｎ、制御端子ｃに印加した信号と、出力
端子ｏｕｔの信号波形とを、シュミレーションで計算し
た結果を示す図である。
【００３６】制御端子ｃの信号が入力端子ｉｎの信号よ
りも遅く到達すると、トランスファーゲートのトランジ
スタとして、閾値電圧の低いものを使用することによっ
て、図５（２）に示す高い閾値を用いた場合に比べて、
図６（２）に示すように、電圧降下の影響を抑制するこ
とができる。
りも遅く到達すると、トランスファーゲートのトランジ
スタとして、閾値電圧の低いものを使用することによっ
て、図５（２）に示す高い閾値を用いた場合に比べて、
図６（２）に示すように、電圧降下の影響を抑制するこ
とができる。
【００３７】
【発明の効果】本発明によれば、トランスファーゲート
を通過した信号振幅の劣化を低減し、しかも、入出力分
離を明確にすることができるという効果を奏する。
を通過した信号振幅の劣化を低減し、しかも、入出力分
離を明確にすることができるという効果を奏する。
【図１】本発明の第１の実施例であるスイッチ回路ＳＷ
１を示す回路図である。
１を示す回路図である。
【図２】本発明の第２の実施例であるスイッチ回路ＳＷ
２を示す回路図である。
２を示す回路図である。
【図３】本発明の第３の実施例である論理回路ＬＣを示
す図である。
す図である。
【図４】本発明の第４の実施例であるを示す論理回路Ｌ
Ｃａを示す図である。
Ｃａを示す図である。
【図５】相対的に高い閾値電圧を有するｎＭＯＳトラン
ジスタを用いたスイッチ回路ＳＷ１において、入力端子
ｉｎと制御端子ｃとに印加した信号と、出力端子ｏｕｔ
の信号波形とを、シュミレーションで計算した結果を示
す図である。
ジスタを用いたスイッチ回路ＳＷ１において、入力端子
ｉｎと制御端子ｃとに印加した信号と、出力端子ｏｕｔ
の信号波形とを、シュミレーションで計算した結果を示
す図である。
【図６】相対的に低い閾値電圧を有するｎＭＯＳトラン
ジスタを用いたスイッチ回路（挿入図）において、入力
端子ｉｎ、制御端子ｃに印加した信号と、出力端子ｏｕ
ｔの信号波形とを、シュミレーションで計算した結果を
示す図である。
ジスタを用いたスイッチ回路（挿入図）において、入力
端子ｉｎ、制御端子ｃに印加した信号と、出力端子ｏｕ
ｔの信号波形とを、シュミレーションで計算した結果を
示す図である。
【図７】ｎＭＯＳトランジスタのみでトランスファーゲ
ートを構成した場合における従来のスイッチ回路ＳＷ０
を示す回路図である。
ートを構成した場合における従来のスイッチ回路ＳＷ０
を示す回路図である。
【図８】上記従来のスイッチ回路ＳＷ０の動作波形を示
す図である。
す図である。
ＳＷ１、ＳＷ２…スイッチ回路（トランスファーゲー
ト）、 ＴＲ１１…第１のｎＭＯＳエンハンスメント型トランジ
スタ、 ＴＲ１２…第２のｎＭＯＳエンハンスメント型トランジ
スタ、 ＴＲ２１…第１のｐＭＯＳエンハンスメント型トランジ
スタ、 ＴＲ２２…第２のｐＭＯＳエンハンスメント型トランジ
スタ、 ＬＣ、ＬＣ０〜ＬＣ３…論理回路（全加算器）、 ＬＣａ…論理回路（４ビット加算器）。
ト）、 ＴＲ１１…第１のｎＭＯＳエンハンスメント型トランジ
スタ、 ＴＲ１２…第２のｎＭＯＳエンハンスメント型トランジ
スタ、 ＴＲ２１…第１のｐＭＯＳエンハンスメント型トランジ
スタ、 ＴＲ２２…第２のｐＭＯＳエンハンスメント型トランジ
スタ、 ＬＣ、ＬＣ０〜ＬＣ３…論理回路（全加算器）、 ＬＣａ…論理回路（４ビット加算器）。
Claims (8)
- 【請求項１】 ソースが信号入力端子に接続され、ドレ
インが信号出力端子に接続されている第１のｎＭＯＳエ
ンハンスメント型トランジスタと；ソースが制御端子に
接続され、ドレインが上記第１のｎＭＯＳエンハンスメ
ント型トランジスタのゲートに接続され、ゲートが電源
に接続されている第２のｎＭＯＳエンハンスメント型ト
ランジスタと；を有し、上記第１のｎＭＯＳエンハンス
メント型トランジスタのボディーと上記第２のｎＭＯＳ
エンハンスメント型トランジスタのボディーとがフロー
ティングされていることを特徴とするスイッチ回路。 - 【請求項２】 請求項１において、 上記第１のｎＭＯＳエンハンスメント型トランジスタ、
上記第２のｎＭＯＳエンハンスメント型トランジスタ
は、ＳＯＩ構造のトランジスタであることを特徴とする
スイッチ回路。 - 【請求項３】 請求項２において、 上記第１のｎＭＯＳエンハンスメント型トランジスタ、
上記第２のｎＭＯＳエンハンスメント型トランジスタ
は、完全空乏型であることを特徴とするスイッチ回路。 - 【請求項４】 ソースが信号入力端子に接続され、ドレ
インが信号出力端子に接続されている第１のｐＭＯＳエ
ンハンスメント型トランジスタと；ゲートが接地電位に
接続され、ソースが制御端子に接続され、ドレインが上
記第１のｐＭＯＳエンハンスメント型トランジスタのゲ
ートに接続されている第２のｐＭＯＳエンハンスメント
型トランジスタと；を有し、上記第１のｐＭＯＳエンハ
ンスメント型トランジスタのボディーと上記第２のｐＭ
ＯＳエンハンスメント型トランジスタのボディーとがフ
ローティングされていることを特徴とするスイッチ回
路。 - 【請求項５】 請求項４において、 上記第１のｐＭＯＳエンハンスメント型トランジスタ、
上記第２のｐＭＯＳエンハンスメント型トランジスタ
は、ＳＯＩ構造のトランジスタであることを特徴とする
スイッチ回路。 - 【請求項６】 請求項５において、 上記第１のｐＭＯＳエンハンスメント型トランジスタ、
上記第２のｐＭＯＳエンハンスメント型トランジスタ
は、完全空乏型であることを特徴とするスイッチ回路。 - 【請求項７】 ソースが信号入力端子に接続され、ドレ
インが信号出力端子に接続されている第１のｎＭＯＳエ
ンハンスメント型トランジスタと、ソースが制御端子に
接続され、ドレインが上記第１のｎＭＯＳエンハンスメ
ント型トランジスタのゲートに接続され、ゲートが電源
に接続されている第２のｎＭＯＳエンハンスメント型ト
ランジスタとを有し、上記第１のｎＭＯＳエンハンスメ
ント型トランジスタのボディーと上記第２のｎＭＯＳエ
ンハンスメント型トランジスタのボディーとがフローテ
ィングされているスイッチ回路をトランスファーゲート
として用いる論理回路であって、 上記第１のｎＭＯＳエンハンスメント型トランジスタと
上記第２のｎＭＯＳエンハンスメント型トランジスタと
の閾値電圧は、上記論理回路を構成するトランジスタの
うちで上記第１のｎＭＯＳエンハンスメント型トランジ
スタと上記第２のｎＭＯＳエンハンスメント型トランジ
スタと以外のトランジスタの閾値電圧よりも小さいこと
を特徴とする論理回路。 - 【請求項８】 ソースが信号入力端子に接続され、ドレ
インが信号出力端子に接続されている第１のｐＭＯＳエ
ンハンスメント型トランジスタと、ゲートが接地電位に
接続され、ソースが制御端子に接続され、ドレインが上
記第１のｐＭＯＳエンハンスメント型トランジスタのゲ
ートに接続されている第２のｐＭＯＳエンハンスメント
型トランジスタとを有し、上記第１のｐＭＯＳエンハン
スメント型トランジスタのボディーと上記第２のｐＭＯ
Ｓエンハンスメント型トランジスタのボディーとがフロ
ーティングされているスイッチ回路をトランスファーゲ
ートとして用いる論理回路であって、 上記第１のｐＭＯＳエンハンスメント型トランジスタと
上記第２のｐＭＯＳエンハンスメント型トランジスタと
の閾値電圧は、上記論理回路を構成するトランジスタの
うちで上記第１のｐＭＯＳエンハンスメント型トランジ
スタと上記第２のｐＭＯＳエンハンスメント型トランジ
スタと以外のトランジスタの閾値電圧よりも小さいこと
を特徴とする論理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23130696A JPH1065507A (ja) | 1996-08-13 | 1996-08-13 | スイッチ回路および論理回路 |
| DE69730775T DE69730775T2 (de) | 1996-05-22 | 1997-05-21 | Logische Schaltung und zugehöriges Herstellungsverfahren |
| EP97201509A EP0809362B1 (en) | 1996-05-22 | 1997-05-21 | Logic circuit and its fabrication method |
| US08/861,319 US6111427A (en) | 1996-05-22 | 1997-05-21 | Logic circuit having different threshold voltage transistors and its fabrication method |
| US09/393,822 US6426261B1 (en) | 1996-05-22 | 1999-09-10 | Logic circuit and its fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23130696A JPH1065507A (ja) | 1996-08-13 | 1996-08-13 | スイッチ回路および論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065507A true JPH1065507A (ja) | 1998-03-06 |
Family
ID=16921565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23130696A Pending JPH1065507A (ja) | 1996-05-22 | 1996-08-13 | スイッチ回路および論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065507A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008096915A (ja) * | 2006-10-16 | 2008-04-24 | Epson Imaging Devices Corp | 電気光学装置、走査線駆動回路および電子機器 |
| WO2015097677A1 (en) * | 2013-12-26 | 2015-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2019072427A (ja) * | 2017-10-19 | 2019-05-16 | フクダ電子株式会社 | 電圧供給回路および超音波診断装置 |
-
1996
- 1996-08-13 JP JP23130696A patent/JPH1065507A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008096915A (ja) * | 2006-10-16 | 2008-04-24 | Epson Imaging Devices Corp | 電気光学装置、走査線駆動回路および電子機器 |
| WO2015097677A1 (en) * | 2013-12-26 | 2015-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9935617B2 (en) | 2013-12-26 | 2018-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TWI637484B (zh) * | 2013-12-26 | 2018-10-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
| JP2019072427A (ja) * | 2017-10-19 | 2019-05-16 | フクダ電子株式会社 | 電圧供給回路および超音波診断装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7053656B2 (en) | Level shifter utilizing input controlled zero threshold blocking transistors | |
| US7683668B1 (en) | Level shifter | |
| JPH11355123A (ja) | 動的しきい値ｍｏｓトランジスタを用いたバッファ | |
| KR20020013722A (ko) | 지연회로 및 방법 | |
| JPH04299567A (ja) | セットアップ時間の短い低電力ｃｍｏｓバスレシーバ | |
| JP3791890B2 (ja) | 電圧レベルシフタ | |
| JPH10276081A (ja) | 入力回路および出力回路ならびに入出力回路 | |
| US5929654A (en) | Temperature-insensitive current controlled CMOS output driver | |
| US7843234B2 (en) | Break-before-make predriver and level-shifter | |
| US4314166A (en) | Fast level shift circuits | |
| EP3584929B1 (en) | Low voltage level shifter suitable for use with subthreshold logic | |
| JP4627928B2 (ja) | 半導体集積回路 | |
| KR19980039608A (ko) | 레벨 시프터(level shifter) | |
| US20050017782A1 (en) | Multi-level/single ended input level shifter circuit | |
| US5565794A (en) | Voltage range tolerant CMOS output buffer with reduced input capacitance | |
| JP4389787B2 (ja) | レベル変換回路 | |
| KR20010108290A (ko) | 절연층상의 실리콘(ｓｏｉ) 도미노 회로 내에서바이폴라를 제거하기 위한 방법 및 장치 | |
| JPH02188024A (ja) | レベルシフト回路 | |
| US4570085A (en) | Self booting logical AND circuit | |
| JPH0257736B2 (ja) | ||
| US5894227A (en) | Level restoration circuit for pass logic devices | |
| US4027174A (en) | Dynamic decoder circuit | |
| JPH1065507A (ja) | スイッチ回路および論理回路 | |
| KR100300902B1 (ko) | 아날로그디지털변환기및레벨시프터 | |
| JP2001257579A (ja) | ドライバ回路 |