JPH01130229A - コンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はコンピュータに関し、さらに詳しくは。

プログラムの実行制御が改良されたコンピュータに関す
る。

（従来の技術） 近年コンピュータの利用分野は拡大の一途をたどり、特
にマイクロコンピュータまたはマイクロプロセッサは様
々な機器の制御を行うために応用されるようになった。

このような応用分野においては９分岐を含むあるプログ
ラム部分の実行時間が該プログラム部分内の分岐の仕方
に拘わらず一定となることが要求される場合がある。−
例としては、マイクロプロセッサを用いてＬＥＤダイナ
ミック表示装置の駆動回路を制御する場合がある。ＬＥ
Ｄダイナミック表示装置においては、一画素または一画
面といった処理単位あたりの処理時間が等しく、ないと
画面にちらつきが生じる等の不都合がある。

第３図のフローチャートに示される処理を行うためのプ
ログラムを実行する場合を考える。このプログラムは処
理Ａに引き続いて処理Ｂを行うというものであるが、処
理Ａの処理内容は、処理Ａに含まれる３個の判断処理、
すなわち判断１１判断２および判断３による判断の結果
に応じて４種類の異なる処理の内のいずれかになる。例
えば判断１の結果がＮｏであれば分岐路３１へ進んで処
理ｌが行われるのに対し９判断１の結果がＹｅｓであれ
ば次に判断２が行われ、その結果がＮｏであれば分岐路
３２へ進み、処理２．処理１が順次行われる。尚、第３
図で分岐路３２を通る場合に実行時間が最も長いものと
する。

従来のコンピュータで第３図のフローチャートで表され
るプログラムの実行を行う場合に、処理Ａに要する時間
、すなわち処理Ａの開始時点から処理Ｂの開始時点まで
の時間を一定にするためには、第４図のフローチャート
に示すように９分岐路間でプログラム実行時間を揃える
ように時間調整処理が挿入される０分岐路３１を通る場
合と分岐路３２を通る場合とを比較すると１分岐路３２
を通る場合の方が判断２および処理２に要する時間だけ
実行時間が長いので、第４図に示すように、その、時間
に相当するＮ　ＯＰ　（Ｎｏ　０Ｐｅｒａｔｉｏｎ）命
令列またはループを含む時間調整処理１が分岐路３１に
挿入される０分岐路３３および３４についても、それぞ
れの分岐路を通る場合の実行時間が分岐路３２を通る場
合の実行時間に等しくなるように、処理３および処理４
の直後にそれぞれ時間調整処理３および時間調整処理４
が挿入される。このように４個の分岐路を有するプログ
ラムに対して少なくとも３個の時間調整処理の挿入が必
要である。

（発明が解決しようとする問題点） 上述したような時間調整を行うコンピュータには次のよ
うな問題点がある。

（１）挿入する時間調整処理プログラムを作成するため
には、各分岐路ごとにその分岐路を通る場合の実行時間
または近似的にはプログラムステップ数を計算し、必要
とされる時間調整量またはステップ調整数を求めなけれ
ばならない。このためプログラム作成の手間が増大する
。

（２）時間調整処理のための命令がプログラム中に多数
台まれることになるので、プログラム記憶装置２例えば
ＲＯＭの容量もそれに伴って大きくなる。

これは、記憶装置をできるだけ小さくしたいという要求
に反し、甚だ不都合である。

本発明の目的は９時間調整を行うプログラムの作成を容
易に行うことができ、かつ時間調整によるプログラム長
の増加が僅少であるコンピュータを提供することにある
。

（問題点を解決するための手段） 本発明のコンピュータは、第１の所定時点と第２の所定
時点との間に行うべき処理が終了した時点から該第２の
所定時点までの間プログラムの実行を中断するための信
号を発する手段を備えており、そのことにより上記目的
が達成される。

（実施例） 以下に本発明を実施例について説明する。

本発明の一実施例のｃｐｕに設けられる時間調整のため
の回路を第１図に示す。

１はシステムクロックをカウントするアップカウンタで
ある。レジスタ２はアップカウンタ１へ転送すべき時間
調整値Ｔ。ｊを保持する。　ＲＳフリップフロップ３は
そのセット端子にアップカウンタ１からのオーバーフロ
ー信号線１０が接続され。

リセット端子にはカウンタスタート信号線１１が接続さ
れている。ＲＳフリップフロップ４のセット端子にはＷ
ＡＩＴ信号線１２が接続され、リセット端子にはカウン
タスタート信号線１１が接続されている。

ＲＳフリップフロップ３および４の出力はいずれもＥｘ
ｃｌｕｓｉｖｅ　０Ｒ（１！ＯＲ）ゲート５に入力され
ている。

ＥＯＲゲート５はＲＳフリップフロップ３および４の出
力の排他的論理和をプログラムカウンタ停止信号線１３
へ出力する。ＲＳフリップフロップ３の出力はまた。　
ＮＯＴゲート６によって反転されてＡＮＤゲート７の一
方の入力端子に入力されている。ＡＮＤゲートの他方の
入力端子にはシステムクロックが入力されている。すな
わちシステムクロックは＾ＮＤゲート７を介してアップ
カウンタ１に入力される。

プログラムカウンタ信号線１３が旧ｇｈになるとプログ
ラムカウンタが停止する。

本実施例のコンピュータは、そのＣＰＵが第１図の回路
を備えるとともに、カウンタスタート信号線１１にパル
スを送るためのカウンタスタート命令。

ＷＡＩＴ信号線１２にパルスを送るためのＷＡＩＴ命令
およびレジスタ２に所望の値を設定するためのロード命
令をその命令セットに含んでいる。カウンタスタート命
令の実行によってカウンタスタート信号線１１にパルス
が送られ、　ＷＡＩＴ命令の実行によってＷＡＩＴ信号
線１２にパルスが送られる。

上述した回路の動作を説明、する。

カウンタスタート命令の実行によってカウンタスタート
信号線１１にパルスが送出されると、レジスタ２に設定
されている値がアップカウンタ１に転送される。同時に
、　ＲＳフリップフロップ３および４はいずれもリセッ
トされ、その結果ＥＯＲゲート５の出力、即ちプログラ
ムカウンタ停止信号線１３はＬｏｗになる。また、フリ
ップフロップ３の出力がＮＯＴゲート６によって反転さ
れてＨｉｇｈとなり、　ＡＮＤゲート７の一方の入力端
子に入力されるので、システムクロックはＡＮＤゲート
７を通過してアップカウンタ１に入力される。従ってア
ップカウンタ１はシステムクロックのカウントを開始す
る。即ち、アップカウンタ１の値は、レジスタ２から転
送された値を初期値として、システムクロックの立ち上
がりごとに１ずつ増加してゆ（。

次に−ＡＩＴ命令の実行によってＷＡＩ？信号線１２に
パルスが送出されると、　ＲＳフリップフロップ４がセ
ットされ、その出力が旧ｇｈになる。従・ってＥＯＲゲ
ート５の出力、即ちプログラムカウンタ停止信号線１３
が旧ｇｈになり、それによってプログラムカウンタが停
止し、プログラムの実行が中断される。

システムクロックのカウントを続行していたアップカウ
ンタ１がオーバーフローすると、オーバーフロー出力信
号線１０が旧ｇｈになり、　ＲＳフリ”ヅプフロップ３
がセットされる。従ってＥＯＲゲート５の出力、即ちプ
ログラムカウンタ停止信号線１３はＬｏ−に変化する。

その結果、プログラムカウンタの停止状態は解除され、
プログラムの実行が再開される。

このとき、　ＮＯＴゲート６の出力はＬｏｗに変化する
ので、システムクロックはＡＮＤゲート７によって阻止
されてアップカウンタ１に入力されず、アップカウンタ
１のカウント動作は停止する。

レジスタ２はこの回路のために別個に設けてもよいし、
汎用レジスタの内の１個と兼用にしてもよい。

プログラムカウンタが停止している間、　ｃｐｕが消費
電力節電モードであるスタンバイ状態に入るようにする
と好適である。スタンバイ状態にあっては、　ｃｐｕの
内部ＲＡＭ、　　レジスタおよび端子の状態が保持され
たままで、一部の内部クロックが停止する。

上述した実施例のコンピュータにおいて時間調整を行う
ためのプログラミング技法を説明する。

第３図のフローチャートと同様の処理を行う場合を例に
とると、第２図に示すように、第３図のフローチャート
に３個の命令を挿入することによって時間調整が行われ
る。処理Ａの直前にカウンタスタート命令２２を挿入し
、さらに、該命令の前に時間調整値をオペランドとする
ロード命令２１を挿入する。処理Ａと処理Ｂとの間には
一＾ＩＴ命令２３が挿入される。ロード命令２１とカウ
ンタスタート命令２２との間にはレジスタ２に影響しな
い他の命令がはさまっていても良い。

ロード命令２１によって、オペランドの時間調整値Ｔ。

ｊをレジスタ２にロードする０時間調整値Ｔａｄｊとし
ては式（１）を満足する適切な値を選ぶ。

Ｔ、、、　＜　ＣＭＡＸ　＋　１−　ＡＭＡＸ　　　（
１）ただし、　ＣＭＡＸはアップカウンタ１の取り得る
最大値であり、　ＡＭＡＸは処理Ａの実行に要する最大
のクロック数である。レジスタ２に時間調整値Ｔａｄｊ
がロードされた後、カウンタスタート命令２２によって
カウンタスタート信号線１１にパルスが送出される。従
って、前述したようにレジスタ２の値がアップカウンタ
１に転送され、かつアップカウンタ１はシステムクロッ
クのカウントを開始する。

処理Ａが行われた後、　ＷＡＩＴ命令が実行されると。

ＷＡＩＴ信号線１２にパルスが送出され、プログラムカ
ウンタが停止し、プログラムの実行が中断される。

アップカウンタｌがオーバーフローすると、プログラム
の実行が再開され、処理日に移る。

上述の説明から分かるように、第２図のフローチャート
に対応するプログラムの実行において。

処理Ａの開始時点から処理Ｂの開始時点比に経過する時
間は、処理Ａ内の分岐の仕方に拘わらず。

（ＣＭＡＸ　＋　Ｉ　　Ｔ−ａｊ）個のクロックに相当
する一定の時間となる。

Ｔａｄｊを計算する手間を省くために、ロード命令のオ
ペランドにＡＭＡＸより大なる値ＴＡを指定した場合に
、実際にレジスタ２にロードされる値が（ＣＭＡＸ　＋
　１−ＴＡ）となるような回路を設けることもできる。

また、レジスタ２にロードされる値はＴＡとし、レジス
タ２からアップカウンタ１へ転送される際にＴＡを（Ｃ
ＭＡＸ　＋　Ｉ　　Ｔａ）に変換する回路を設けること
もできる。

（発明の効果） 本発明によれば、プログラム部分の実行時間を容易に一
定に調整することができる。またその時間調整に伴うプ
ログラム長の増大が僅少であるのでそのために必要とす
る記憶容量を小さくすることのできるコンピュータが提
供される。

４　　　の−　な普゛） 第１図は本発明の一実施例のＣＰＵが備える回路の回路
図、第２図は本発明の一実施例における時間調整の仕方
の説明のためのフローチャート、第３図は分岐を含むプ
ログラムの一例のフローチャート、第４図は従来のコン
ピュータにおける時間調整の仕方の説明の赳めのフロー
チャートである。

１・・・アップカウンタ、２・・・レジスタ、３，４・
・・ＲＳフリップフロップ、　　５−Ｅｘｃｌｕｓｉｖ
ｅ　ＯＲゲート、６・・・ＮＯＴゲート、７・・・ＡＮ
Ｄゲート、１０・・・オーバーフロー信号線、１１・・
・カウンクスタート信号線、　１２・・・ＷＡＩＴ信号
線、１３・・・プログラムカウンタ停止信号線。

以上

Claims (1)

【特許請求の範囲】
1. １、第１の所定時点と第２の所定時点との間に行うべき
   処理が終了した時点から該第２の所定時点までの間プロ
   グラムの実行を中断するための信号を発する手段を備え
   たコンピュータ。