JPH0312751B2 - - Google Patents
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- Publication number
- JPH0312751B2 JPH0312751B2 JP58174989A JP17498983A JPH0312751B2 JP H0312751 B2 JPH0312751 B2 JP H0312751B2 JP 58174989 A JP58174989 A JP 58174989A JP 17498983 A JP17498983 A JP 17498983A JP H0312751 B2 JPH0312751 B2 JP H0312751B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- flip
- flop
- key
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Power Sources (AREA)
- Calculators And Similar Devices (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
〈技術分野〉
本発明は集積回路における割込み制御回路に関
するものである。
するものである。
〈従来技術〉
CMOSトランジスタは本来低消費電力に適す
ることから、これを用いて構成した集積回路につ
いても、機器を動作させている期間において低消
費電力の効果を損わないように、むしろ電力消費
の低減を図るための工夫が試みられている。
ることから、これを用いて構成した集積回路につ
いても、機器を動作させている期間において低消
費電力の効果を損わないように、むしろ電力消費
の低減を図るための工夫が試みられている。
例えば集積回路で機器を動作させる際、動作期
間中にスタンドバイモードを設け、電卓用集積回
路であればこのスタンドバイモードの期間にはク
ロツクゼネレータ及び液晶表示回路を除いて、集
積回路に含まれるその他の回路部分の動作を停止
させ、これによつて、消費電力の低減を図ろうと
する回路動作が採られている。一般に集積回路を
上記のようなスタンドバイモードにさせる動作は
命令によつて行われ、再スタートはキー入力によ
つて行われている。しかし、従来回路のようにキ
ー入力をスタート信号とした場合には、通常キー
操作の期間は非常に不均一であり、集積回路が一
旦スタンドバイモードに設定された後にもキーが
押され続けている場合がしばしばあり、この場合
にはスタートが掛ることになつてCPU等は動作
を続けることになり、消費電力の増大を招いて所
期の目的を達成し得ないという問題がある。
間中にスタンドバイモードを設け、電卓用集積回
路であればこのスタンドバイモードの期間にはク
ロツクゼネレータ及び液晶表示回路を除いて、集
積回路に含まれるその他の回路部分の動作を停止
させ、これによつて、消費電力の低減を図ろうと
する回路動作が採られている。一般に集積回路を
上記のようなスタンドバイモードにさせる動作は
命令によつて行われ、再スタートはキー入力によ
つて行われている。しかし、従来回路のようにキ
ー入力をスタート信号とした場合には、通常キー
操作の期間は非常に不均一であり、集積回路が一
旦スタンドバイモードに設定された後にもキーが
押され続けている場合がしばしばあり、この場合
にはスタートが掛ることになつてCPU等は動作
を続けることになり、消費電力の増大を招いて所
期の目的を達成し得ないという問題がある。
上記のような問題に対して、他の方法としてキ
ーの後縁バウンスを計数するカウンタを設け、キ
ーのバウンスカウントをハードで行つて計数値が
所定値に達するまでその間集積回路中のCPU等
の大部分を停止させておくことも行われている。
しかしこの方法においてはバウンスカウントの時
間が固定され、停止期間を長びかせることによつ
て演算処理に支障をきたす惧れもある。
ーの後縁バウンスを計数するカウンタを設け、キ
ーのバウンスカウントをハードで行つて計数値が
所定値に達するまでその間集積回路中のCPU等
の大部分を停止させておくことも行われている。
しかしこの方法においてはバウンスカウントの時
間が固定され、停止期間を長びかせることによつ
て演算処理に支障をきたす惧れもある。
いずれにおいても、スタンドバイモードからの
スタート時等のような割込み起動に際して、効率
的な制御動作が行われているとはいい難かつた。
スタート時等のような割込み起動に際して、効率
的な制御動作が行われているとはいい難かつた。
〈発明の目的〉
本発明は上記従来の割込み制御回路の欠点を除
去し、必要最小限の時にだけ効率的に割込みを受
けて動作を実行することができる集積回路を提供
する。
去し、必要最小限の時にだけ効率的に割込みを受
けて動作を実行することができる集積回路を提供
する。
〈実施例〉
集積回路として第１図に示す電卓用COMS１
チツプマイクロコンピユータを挙げ、割込み原因
としてスタンドバイモードからのスタートを挙げ
て説明する。
チツプマイクロコンピユータを挙げ、割込み原因
としてスタンドバイモードからのスタートを挙げ
て説明する。
集積回路１には、この種の従来回路と同様に
CPU２、液晶表示回路３、クロツクゼネレータ
４及びスタート制御回路５が一体的に設けられ、
更に命令やデータを記憶させるためのメモリ回路
（図示せず）等が設けられて、集積回路１が電卓
として機能し得るように各回路間が相互に接続さ
れている。特に本実施例の集積回路における
CPU２は、割込み制御のためのフリツプフロツ
プ６を含んで構成されている。該フリツプフロツ
プ６の状態を表わす信号Ｃは、キー入力K1〜K5
が与えられたゲート回路７に与えられて、上記キ
ー入力K1〜K5と信号Ｃとの排他的論理和がとら
れ、スタート制御回路５への入力信号が形成され
る。
CPU２、液晶表示回路３、クロツクゼネレータ
４及びスタート制御回路５が一体的に設けられ、
更に命令やデータを記憶させるためのメモリ回路
（図示せず）等が設けられて、集積回路１が電卓
として機能し得るように各回路間が相互に接続さ
れている。特に本実施例の集積回路における
CPU２は、割込み制御のためのフリツプフロツ
プ６を含んで構成されている。該フリツプフロツ
プ６の状態を表わす信号Ｃは、キー入力K1〜K5
が与えられたゲート回路７に与えられて、上記キ
ー入力K1〜K5と信号Ｃとの排他的論理和がとら
れ、スタート制御回路５への入力信号が形成され
る。
上記集積回路はスタンドバイモードを持ち、こ
のスタンドバイモードにおいては集積回路１はク
ロツクゼネレータ４、液晶表示回路３を除き全て
の回路が動作を停止する。スタンドバイモードに
は命令により入り、スタンドバイモードからの起
動は、ゲート回路７からのキー入力K1〜K5とフ
リツプフロツプ６の出力信号Ｃとの排他的論理和
出力が“１”にあつたときにスタート制御回路５
を介してハード的に行われる。
のスタンドバイモードにおいては集積回路１はク
ロツクゼネレータ４、液晶表示回路３を除き全て
の回路が動作を停止する。スタンドバイモードに
は命令により入り、スタンドバイモードからの起
動は、ゲート回路７からのキー入力K1〜K5とフ
リツプフロツプ６の出力信号Ｃとの排他的論理和
出力が“１”にあつたときにスタート制御回路５
を介してハード的に行われる。
ここで上記フリツプフロツプ６は状態がプログ
ラムで制御されるフリツプフロツプで、スタンド
バイモードに入る前に設定され、次に集積回路を
どのような状態にさせたいかによつて状態“１”，
“０”が設定される。即ちフリツプフロツプの出
力信号Ｃが“０”のときは、キー入力K1〜K5の
いずれか１つが１になつたときにスタートする。
また出力信号Ｃが“１”のときには、キー入力
K1〜K5の全てが“０”のときにスタートする。
ラムで制御されるフリツプフロツプで、スタンド
バイモードに入る前に設定され、次に集積回路を
どのような状態にさせたいかによつて状態“１”，
“０”が設定される。即ちフリツプフロツプの出
力信号Ｃが“０”のときは、キー入力K1〜K5の
いずれか１つが１になつたときにスタートする。
また出力信号Ｃが“１”のときには、キー入力
K1〜K5の全てが“０”のときにスタートする。
第２図のフローチヤートを用いて上記実施例を
更に詳細に説明する。
更に詳細に説明する。
今フリツプフロツプ６がプログラムにより出力
信号Ｃとして“０”に設定された状態でスタンド
バイモードに入つたとする。これは集積回路がキ
ー入力を持つて待機している状態にあり、スター
トによつてK1〜K5のキー入力端子のいずれか１
つに入力があれば、Ｃ＝０の状態が判別されて
CPU２は予め定められたスタートアドレスより
動作を開始する。集積回路はキー入力ルーチンを
経て入力されたキーに応じた演算処理を実行し、
液晶表示のためのステツプを経てプログラムによ
りフリツプフロツプ６に出力信号Ｃとして“１”
を設定する。フリツプフロツプ６の状態が“１”
に設定された後、CEND命令により集積回路はス
タンドバイモードに入る。スタンドバイモードに
入つた集積回路において、いずれかのキーがまだ
押し続けられている場合、即ちキー入力がある場
合には、フリツプフロツプの出力信号Ｃが“１”
の状態にあるため集積回路はそのまま待機状態を
保持し、キーが離されて始めてスタートする。キ
ー入力信号とフリツプフロツプの排他的論理和が
スタンドバイモードから起動状態にするためのス
タート信号になつているため、キー入力信号が与
え続けられているならば、フリツプフロツプ６は
“１”の状態にあるためスタート信号は形成され
ず、待機状態に留まる。キーが離れてスタートす
ると、チヤタリング等による誤動作を防ぐための
Ｃ＝０判別ステツプのNO経路に図示したキーの
後縁バランスカウントルーチンを経て信号Ｃを
“０”に設定した後、CENP命令が実行される。
即ち後縁バウンスが所定値に達してカウンタがオ
ーバーフローするとバウンスカウントを完了した
ものとしてフリツプフロツプ６をＣ＝０に設定
し、最初のキー待ち状態に戻る。キーのバウンス
カウントが終了しなかつた場合は、フリツプフロ
ツプ６をＣ＝１のままに保持してCEND命令を実
行し、再びキー入力がなくなるまで待機する。
信号Ｃとして“０”に設定された状態でスタンド
バイモードに入つたとする。これは集積回路がキ
ー入力を持つて待機している状態にあり、スター
トによつてK1〜K5のキー入力端子のいずれか１
つに入力があれば、Ｃ＝０の状態が判別されて
CPU２は予め定められたスタートアドレスより
動作を開始する。集積回路はキー入力ルーチンを
経て入力されたキーに応じた演算処理を実行し、
液晶表示のためのステツプを経てプログラムによ
りフリツプフロツプ６に出力信号Ｃとして“１”
を設定する。フリツプフロツプ６の状態が“１”
に設定された後、CEND命令により集積回路はス
タンドバイモードに入る。スタンドバイモードに
入つた集積回路において、いずれかのキーがまだ
押し続けられている場合、即ちキー入力がある場
合には、フリツプフロツプの出力信号Ｃが“１”
の状態にあるため集積回路はそのまま待機状態を
保持し、キーが離されて始めてスタートする。キ
ー入力信号とフリツプフロツプの排他的論理和が
スタンドバイモードから起動状態にするためのス
タート信号になつているため、キー入力信号が与
え続けられているならば、フリツプフロツプ６は
“１”の状態にあるためスタート信号は形成され
ず、待機状態に留まる。キーが離れてスタートす
ると、チヤタリング等による誤動作を防ぐための
Ｃ＝０判別ステツプのNO経路に図示したキーの
後縁バランスカウントルーチンを経て信号Ｃを
“０”に設定した後、CENP命令が実行される。
即ち後縁バウンスが所定値に達してカウンタがオ
ーバーフローするとバウンスカウントを完了した
ものとしてフリツプフロツプ６をＣ＝０に設定
し、最初のキー待ち状態に戻る。キーのバウンス
カウントが終了しなかつた場合は、フリツプフロ
ツプ６をＣ＝１のままに保持してCEND命令を実
行し、再びキー入力がなくなるまで待機する。
このように本実施例の制御回路では、キーが押
され続けても待機状態に留まることができ、消費
電力を低減することができる。
され続けても待機状態に留まることができ、消費
電力を低減することができる。
上記実施例はスタンドバイモードからのスター
トの制御について述べたが、消費電力が問題にな
らないような集積回路で、スタンドバイモードを
持たない場合でも、キー入力や命令によるCPU
への割込み原因として、フリツプフロツプ６の状
態Ｃで修飾された割込み原因のための入力信号と
フリツプフロツプの出力との排他的論理和を用い
て制御することができる。
トの制御について述べたが、消費電力が問題にな
らないような集積回路で、スタンドバイモードを
持たない場合でも、キー入力や命令によるCPU
への割込み原因として、フリツプフロツプ６の状
態Ｃで修飾された割込み原因のための入力信号と
フリツプフロツプの出力との排他的論理和を用い
て制御することができる。
〈効果〉
以上本発明によれば、簡単な構成を付加するの
みで、集積回路のCPUは、キー待ち、キーバウ
ンスカウント等において必要最小限の時だけ割込
みを受けることになり、集積回路として必要時に
動作させることができ、消費電力の低減等の利点
をはじめ他の演算の処理能力に余裕が生じ、集積
回路を効率的に作動させることができる。
みで、集積回路のCPUは、キー待ち、キーバウ
ンスカウント等において必要最小限の時だけ割込
みを受けることになり、集積回路として必要時に
動作させることができ、消費電力の低減等の利点
をはじめ他の演算の処理能力に余裕が生じ、集積
回路を効率的に作動させることができる。
第１図は本発明による一実施例の集積回路の要
部ブロツク図、第２図は同実施例の動作を説明す
るためのフローチヤートである。 １：集積回路、２：CPU、３：液晶表示回路、
５：スタート制御回路、６：フリツプフロツプ、
７：ゲート回路、K1〜K5：キー。
部ブロツク図、第２図は同実施例の動作を説明す
るためのフローチヤートである。 １：集積回路、２：CPU、３：液晶表示回路、
５：スタート制御回路、６：フリツプフロツプ、
７：ゲート回路、K1〜K5：キー。
Claims (1)
- 【特許請求の範囲】 １ 予め状態がプログラム設定されるフリツプフ
ロツプを設け、割込みを起動するための入力の内
容を上記フリツプフロツプに予め設定された状態
によつて選択し、割込み制御信号を形成する集積
回路の割込み制御回路であつて、 上記割込みを起動するための入力は複数のキー
入力であり、該複数のキー入力の内いずれか１つ
が真である事象と、上記複数のキー入力の全てが
偽である事象を上記フリツプフロツプの状態で選
択することを特徴とする集積回路の割込み制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174989A JPS6065367A (ja) | 1983-09-20 | 1983-09-20 | 集積回路の割込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174989A JPS6065367A (ja) | 1983-09-20 | 1983-09-20 | 集積回路の割込み制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065367A JPS6065367A (ja) | 1985-04-15 |
| JPH0312751B2 true JPH0312751B2 (ja) | 1991-02-20 |
Family
ID=15988267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174989A Granted JPS6065367A (ja) | 1983-09-20 | 1983-09-20 | 集積回路の割込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065367A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5743194B2 (ja) * | 2011-04-07 | 2015-07-01 | 四国電力株式会社 | パルス計測方法およびその装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741726A (en) * | 1980-08-22 | 1982-03-09 | Hitachi Ltd | Process interruption input circuit |
-
1983
- 1983-09-20 JP JP58174989A patent/JPS6065367A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6065367A (ja) | 1985-04-15 |
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