JPH031265A - インタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、情報処理装置のインタフェース回路に係わ
り、特にその受信部に関するものである。

［従来の技術］ 第３図は、従来のシリアルインタフェース回路の受信部
を示すブロック図である。図において、１は外部クロッ
ク入力端子、２は内部クロック発生回路であり、選択ス
イッチ３によってどちらか一方のクロックが選択される
。４は受信制御回路で、上記選択スイッチ３を介してク
ロックを入力し、制御レジスタ５の内容に基づき受信ク
ロックや受信完了割り込み要求信号を出力する。６はデ
ータ入力端子、７はこのデータ入力端子６に人力される
シリアルデータを上記受信制御回路４からの受信クロッ
クに従って取り込む受信レジスタで、シフトレジスタに
より構成される。８は所定ビット数の受信完了によって
上記受信レジスタ７に取り込まれたデータが転送される
受信バッファレジスタであり、この受信バッファレジス
タ８及び上記制御レジスタ５は、データバス９を介して
ＣＰＵ　（中央処理装置）１０と接続される。

次に動作について説明する。

外部クロック入力端子ｌから人力された外部クロック、
あるいは内部クロック発生回路２によって作られた内部
クロックのいずれか一方が選択スイッチ３を通して受信
制御回路４に入力される。

受信制御回路４では、制御レジスタ５の内容に従って受
信クロックの発生、停止を制御する。制御レジスタ５は
データバス９を介してＣＰＵ１０と接続されており、命
令の実行によって制御レジスタ５の内容を読み出したり
、書き換えたりすることができる。すなわち−Ｃｒ’Ｕ
１０における命令の実行によって受信の開始、停止を制
御できる。受信レジスタ７はシフトレジスタ構成になっ
ており、受信制御回路４からの受信クロックに同期して
データ入力端子６に人力されているデータをレジスタ内
に取り込んでいく。予め定められた長さ（ここでは例と
して８ビツト長とする）のデータが受信し終わると、受
信レジスタ７の内容は受信バッファレジスタ８に転送さ
れる。それと同時に、受信制御回路４は受信完了割り込
み要求信号を発生し、ＣＰＵｌ０に対して受信が完了し
たことを知らせる。

［発明が解決しようとする課題］ このような従来のシリアルインタフェース回路において
は、連続的に受信されたデータの中から特定のデータを
検出する場合、受信が完了する毎にＣＰＵによって受信
バッファレジスタの内容を読み出し、これをＣＰＵにお
いて特定のデータと比較する操作が必要であった。この
ため、ＣＰ　Ｕがシリアルインタフェース回路によって
占有されてしまったり、あるいはＣＰＵが並列に他の仕
事をしていたとしても受信完了毎の割り込みによって仕
事が中断されるため、効率が低下するという問題点があ
った。

この発明は上記のような問題点を解決するためになされ
たもので、ＣＰＵの負荷を軽減させることができるイン
タフェース回路を得ることを目的とするものである。

［課題を解決するための手段］ この発明に係るインタフェース回路は、任意のデータを
設定可能な設定手段と、この設定手段に設定されたデー
タと受信データを比較し一致した時にＣＰＵにデーター
救剤り込み要求信号を出力する比較手段とを備えたもの
である。

［作用］ この発明におけるインタフェース回路は、インタフェー
ス回路自身が受信データと設定手段に設定されたデータ
を比較チックする機能を有するため、ＣＰＵは従来のよ
うに受信完了毎に受信データを読み出して比較チックす
る必要がなくなる。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は、この発明におけるシリアルインタフェース回
路の受信部の一実施例を示すブロック図であり、第３図
の従来例と同一部分には同一符号を用いて、その説明は
省略する。図において、１１はデータバス９に接続され
たデータ設定レジスタであり、受信バッファレジスタ８
と同一のビット長（ここでは８ビツト長）を有する。１
２は上記データ設定レジスタ１１の内容と受信バッファ
レジスタ８の内容をビット単位に比較する比較回路であ
り、一致した場合にはデーター救剤り込み要求信号をＣ
ＰＵｌ０に出力する。

次に動作について説明する。

先ず予め、データ設定レジスタ１１に対しＣＰＵｌ０に
よってデータを書き込む命令を実行して、目的とする特
定のデータを設定しておく。比較回路１２においては、
このデータ設定レジスタ１１の内容と受信バッファレジ
スタ８の内容、すなわち受信されたデータとを常に比較
しており、この２つの内容が一致した時にＣＰＵ１０に
対してデーター救剤り込み要求信号を発生する。

上記データ設定レジスタ１１と比較回路１２の構成例を
第２図に示す０図中、−点鎖線で囲まれた部分は同一回
路の繰り返しを示し、顧はＷＲの反転信号を表わす。上
記ＷＲはデータ設定レジスタ１１に対してデータを書き
込む命令が実行された時にＬ′　レベルになる書き込み
信号で、これによってデータ設定レジスタ１１の双方向
ゲートが開いて、ＣＰＵＩＱによってデータバス９のＤ
Ｂ７〜ＤＢＯ上に出力されたデータがレジスタの１段目
のラッチ部分に入り、書き込み終了とともにＷＲがＬ′
　レベルに戻ると、書き込まれたデータは２段目のラッ
チ部分に移りレジスタの内容が更新される。比較回路１
２においては、受信バッファレジスタ８の内容（Ｄ７〜
ＤＯ）と上記データ設定レジスタ１１の内容（Ｄ７″〜
ＤＯ″）をビット毎に比較し、全ビットが一致した時の
みＮＡＮＤゲート、ＮＯＴゲートを介してその出力信号
、すなわちＣＰ　ＵｌＯへのデータ一致割り込み要求信
号を’　）−Ｉ　’　レベルとする。

以上により、ＣＰＵｌ０は受信完了毎に受信バッファレ
ジスタ８の内容を読み出して比較チエツクする必要がな
くなり、負荷が大幅に軽減される。

なお、上記実施例では、受信レジスタ７や受信バッファ
レジスタ８が８ビツト長のものに木皮（を適用した場合
について示したが、任意のビット長のものに適用可能で
ある。

また、上記実施例では、シリアルインタフェース回路に
ついて示したが、パラレルインタフェース回路にも適用
可能である。

［発明の効果］ 以上のように、この発明によれば、インタフェース回路
内に、任意のデータを設定可能な設定手段と、この設定
手段に設定されたデータと受信−データを比較し一致し
た時にＣＰ　Ｕにデータ一致割り込み要求信号を出力す
る比較手段とを備えたので、連続的に受信されるデータ
の中から特定のデータを検出する際に、従来のように一
つのデータを受信する毎にＣ））　Ｕによってこれを読
み出して比較チエツクする必要がなくなるため、ＣＩ）
　Ｕの負荷が軽減され、インタフェース回路が動作中Ｃ
ＰＵは他のジョブを効率的に実行できる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるシリアルインタフェ
ース回路の要部構成を示すブロック図、第２図は上記第
１図のデータ設定レジスタと比較回路の構成例を示す回
路図、第３図は従来のシリアルインタフェース回路の要
部構成を示すブロック図である。 ■は外部クロック入力端子、２は内部クロック発生回路
、３は選択スイッチ、４は受信制御回路、５は制御レジ
スタ、６はデータ入力端子、７は受信レジスタ、８は受
信バッファレジスタ、９はデータバス、１０はＣＰＵ　
（中央処理装置）、１１はデータ設定レジスタ（設定手
段）、１２は比較回路（比較手段）。 なお１図中、同一符号は同一、又は相当部分を示す。 代理人　　大　岩　　増　雄（ばか２名）（自発）

Claims (1)

1. 【特許請求の範囲】 所定数のデータ受信完了毎に中央処理装置に受信完了割
   り込み要求信号を出力するインタフェース回路において
   、 任意のデータを設定可能な設定手段と、この設定手段に
   設定されたデータと受信データを比較し一致した時に上
   記中央処理装置にデータ一致割り込み要求信号を出力す
   る比較手段とを備えたことを特徴とするインタフェース
   回路。