JPH01130231A - 割込み発生制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 複数の入出力装置をＭＰＬＪで制御する割込み発生制御
システムに関し、 少ないハード量で応答性のよい信号判別を行うことを目
的とし、 データバスを介してＭＰＵと複数個の入出力装置が接続
されたシステムにおいて、データバス上のデータを取込
んで各入出力装置毎の信号変化を検出してＭＰＵに割込
みをかける信号判別回路を設け、ＭＰＵから該信号判別
回路に対してその都度基準データを与えることにより信
号変化状態指定を任意に行うことができるよ゛うに構成
する。

［産業上の利用分野］ 本発明は、複数の入出力装置をＭＰＵで制御する割込み
制御システムに関する。

複数の入出力５Ａ置を制御するシステムにおいて、イン
タフェース上の信号変化を判別する場合、ＭＰＬＪ（マ
イクロプロセッサ）で判別している。判別方法としては
、複数の入出力装置の信号変化をＭＰＬＩで判別するン
フトウェアの処１１２と、ハードウェアで判別するハー
ドの処理がある。

［従来の技術］ 第３図、第４図は、従来システムの構成図である。第３
図はソフトウェア的に信号判別処理を行うシステムの例
を示し、第４図はハードウェア的に信号判別処理を行う
システムの例を示す。先ず、第３図について説明する。

ＭＰＵ１と複数の入出力装置２とはデータバス３を介し
て接続されている。具体的には、データバス３と入出力
装置２の間には、インタフェース動作を行うインタフェ
ース信号表示回路４及びインタフェース・ドライバ・レ
シーバ（以下単にＤ　Ｖ／ＲＶと略す）５とが接続され
ている。６はＭＰＵ１の制御プログラム等を格納するＲ
ＯＭ、７は入出力データ等を一時的に格納するＲＡＭで
ある。ＭＰＵ１．インタフｘ　　２　信号表小回ｍ　４
　、　Ｄ　Ｖ　／　ＲＶ　５　、　ＲＯＭ　６及びＲＡ
Ｍ７とで制御装置１０を構成している。

このように構成された装置において、各入出力装置毎の
信号は、ＤＶ／ＲＶ５→インタフェース信号表示回路４
を経てデータバス３に乗る。ＭＰＵ１はこのデータバス
上に乗ってきたデータを直接あるいは一旦ＲＡＭ７に格
納した侵、内部に取込んでソフトウェア上の処理で信号
変化を検出する。検出は、取込んだデータと予め準備し
ておいた基準データとを例えばビット毎に比較すること
により行う。

次に、第４図について説明する。第３図と同一のものは
、同一の符号を付して示す。図に示すシステムでは、イ
ンタフェース（ｉＦ）信号表示回路１１に加えて信号変
化をハード的に検出する判別回路１２が、各入出力装置
２毎に設けられている。そして、各判別回路１２の出力
はゲート１３に集められ、該ゲート１３の出力がＭＰｔ
Ｊｌに対する割込み信号ＲＥＱとなっている。ＭＰＵ１
゜ＤＶ／ＲＶ５．ＲＯＭ６．ＲＡＭ７．インタフェース
信号表示回路１１９判別回路１２及びゲート１３とで制
御装置２０を構成している。

このように構成されたシステムにおいて、各入出力装置
２毎に設けられた判別回路１２がデータバス３上のデー
タを基準データと比較する。そして、比較の結果、信号
変化が検出されたらゲート１３にその旨の信号を送る。

ゲート１３は、この信号変化を検出するとＭＰＬｌｌに
割込み信号ＲＥＱを与える。ＭＰＵ１は、割込み信号を
受けると所定の割込み処理を行う。

［発明が解決しようとする問題点］ 第３図に示すソフトウェアによる信号変化検出法は、ハ
ードの借が少なくて柔軟性に富んでいる。

しかしながら、ソフトウェア的に信号変化を検出してい
るので、判別に時間がかかりすぎるという不具合がある
。これに対し、第４図に示すハードウェアによる信号変
化検出法は、高速で信号変化を検出することができる。

しかしながら、判別回路１２を各入出力装置毎に設ける
必要があるので、ハードの分が増える他、信号線変化検
出が固定化されてしまうという不具合がある。以上より
、前者の場合には複数個の入出力装置を制御するにはＭ
ＰＵの負荷が重すぎ、後者の場合には複数個の入出力装
置毎にハードを必要とするので、サポートできる台数が
制限される。

本発明はこのような点に鑑みてなされたものであって、
前者の利点と後者の利点を合せ持つようなシステム、即
ち少ないハード聞で応答性のよい信号判別を行うことが
できる割込み発生制御システムを提供することを目的と
している。

［問題点を解決するための手段］ 第１図は、本発明の原理ブロック図である。第３図、第
４図と同一のものは同一の符号を付して小寸。図におい
て、２１はデータバス３上のデータを取込んで各入出力
装置２毎の信号変化を検出してＭＰＬＪｌに割込みをか
ける信号判別回路である。データバス３と各入出力装置
２間は、インタフェース信号表示回路１２を介して接続
されている。

システム全体としてみれば、信号判別回路２１は全ての
入出力装置２の信号変化を検出し、各入出力装置２毎に
設けられたインタフェース信号表示回路１２はレジスタ
とみなすことができる。そして、信号判別回路２１は、
信号変化を検出するとＭＦ）Ｕ　１に割込み信号を印加
するようになってイル。ＭＰＵ１．ｙ’−９ｔ＜ス３．
ＤＶ／ＲＶ５゜ＲＯＭ６．ＲＡＭ７．信号判別回路２１
及びインタフェース信号表示回路１２とで、制御装置３
０を構成している。

［作用］ ＭＰＵ１から、予め信号判別回路２１に基準フラグ（デ
ータ）が与えられている。各入出力装置２毎の信号は、
インタフェース信号表示回路１２を経てデータバス３上
に乗る。信号判別回路２１は、データバス３上の信号を
内部に取込んで基準フラグと比較し、信号変化を検出す
る。若し、信号変化が検出されたら、信号判別回路２１
はＭＰＵ１に割込み信号を与える。これにより、ＭＰＵ
１は割込みの内容に応じた割込み処理を行う。このよう
に、本発明によれば２１に与えることができ、従って、
割込み発生パターンを任意に設定することができる。こ
の結果、少ないハード量で応答性のよい信号判別を行う
ことができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は信号判別回路２１（第１図参照）の詳細構成を
示すブロック図である。図において、４１は基準フラグ
とＭＰＵのＤｏ−０７の８ビツトの任意データをチエツ
クするチエツクタイミング時に、同一であるかをチエツ
クするためのデータをセット・イコール・チエツク・フ
ラグ信号（ＳＥＣＦ）によりセットする同一判定制御フ
ラグである。そして、その出力をＥＦＯ〜ＥＦ７とする
。

５ＥＣＦはＭＰＵのアドレスと書込み／読出し信号をデ
コードして作成される。

４２は基準フラグと入出力１ｆｔ！２からのＤＯ〜Ｄ７
の任意データをチエツクするチエツクタイミング時に同
一でないことをチエツクするだめのデータをセット・チ
ェンジ・チエツク・フラグ信号（ＳＣＣＦ＞によりセッ
トする変化判定制御フラグである。そして、その出力を
ＣＦＯ〜ＣＦ７とする。５ＣＣＦは、５ＥＣＦと同様の
工程で作成される。４３は、入出力装置２からのＤｏ−
Ｃ７の任意データをチエツクする場合の基準となるデー
タを、セット・ベース・チエツク・フラグ信号（ＳＢＣ
Ｆ）によりセットする基準フラグである。

そして、その出力をＢＦＯ〜ＢＦ７とする。８ＢＣＦ：
ｂＳＥＣＦと同様にして作成される。ここで、５０〜５
７は、入出力＠置２からのＤＯ〜Ｄ７の任意データをそ
れぞれビット毎に同一であるかそうでないかを判定する
判定回路である。以下、ビットＯの判定回路５０につい
て詳細に説明し、５１〜５７については、５０と全く同
様であるのでその詳細説明は省略する。判定回路５０は
、ナントゲート５０ａ　、５０ｂ　、インバータ５０ｃ
及びノアゲート５０ｄとで構成されている。ナントゲー
ト５０ａには、データのビットＤｏ、！準フラグ４３出
力のＢＦＯピット、同一判定制御フラグ４１出力のＥＦ
Ｏピット及びチエツクイネーブル信号（ＣＥＢＬ）が入
力され、ナントゲート５０ｂにはデータビットＤｏがイ
ンバータ５０ｃによって反転されたＤＯ１基準フラグ４
３出力のＢＦＯビット、変化判定制御フラグ４２出力の
ＣＦ０ピット及びＣＥＢＬが入力されている。ナントゲ
ート５０ａ、５０ｂの出力はゲート５０ｄに入力され、
該ゲー゛ト５０ｄの出力が判定回路５０の出力となって
いる。

４４は、このようにして各判定回路５０〜５７から出力
される信号を受ける判定表示フラグ、４５は該判定表示
フラグ４４の８ビツト出力を受けて割込信号ＲＥＱを出
力するゲート、６０〜６７は判定表示フラグ４４の出力
をビット毎に受けるトライステートのバッファである。

これらバッファ６０〜６７にはチエツク・シグナル・フ
ラグ・リード信号（Ｃ８ＦＲ）が制御信号として共通入
力されている。そして、バッファ６０〜６７の出力Ｄｏ
−Ｄ７はＭＰＬＩに与えられる。このように構成された
回路の動作を説明ずれば、以下のとおりである。

ＭＰＵ　（図示せず。以下同じ。第１図のＭＰＬｌｌの
こと）より、同一判定制御フラグ４１、変化判定制御フ
ラグ４２及び基準フラグ４３にそれぞれのデータをセッ
トする。具体的にはデータＤ０〜Ｄ７に目的とするデー
タを与えておき、５ＥＣＦ、５ＣＣＦ及び５ＢＣＦをそ
れぞれのフラグに印加してその時のＤｏ−Ｄ７データを
ラッチする。

例えばＤＯビットの任意レジスタ（■１０ボートＯ表示
レジスタ。具体的には第１図のインタフェース信号表示
回路１２の何れかを指す）の不一致のみを検出する場合
、同一判定制御フラグ４１に＃ＯＯ（＃は１６進を表わ
す。以下同じ）を、変化判定制御フラグ４２に＃０１を
、基準フラグ４３に旧Ｉ１０ボート表示レジスタの内容
（例えば＃ｏ１）をそれぞれセットする。

この状態で、データバス３（第１図参照）上に接続され
た判定したいＩ１０ボート表示レジスタをＭＰＵよりア
クセスし、そのデータをデータバス３に乗せる。データ
バス３上のデータＤＯ〜Ｄ７はビット毎に判定回路５０
〜５７に入る。つまりＤＯが判定回路５０に、Ｄｌが判
定回路５１にという具合に入力される。例えば、Ｉ１０
ボート表示レジスタのビ、ット０が４１０　Ｉ＋であっ
たものとすると、インバータ５０Ｃの出力が“１”とな
り、ナントゲート５０ｂの入力は全て１゛′になる。

そこで、チエツクイネーブル信＠ＣＥＢＬが入力された
時点でナントゲート５０ｂの出力が“Ｏ″になり、不一
致を検出する。

ナントゲート５０ｂの１１０　Ｐ＋出力はノアゲート５
０ｄを介して判定表示フラグ４４にセットされる。そし
て、該判定表示フラグ４４の出力は全てのビットがゲー
ト４５に入り、該ゲート４５からＭＰＵに割込み信号Ｒ
ＥＱ（”Ｏ”レベル）が出力される。なお、判定表示フ
ラグ４４の全ビットの内容は、Ｃ３ＦＲをトライステー
トバッフ７６０〜６７に与えることにより、ＤＯ〜Ｄ７
としてＭ　ｌ〕Ｕに読込ませることもできる。この後、
判定表示フラグ４４はリセットされる。

本発明によれば、各１１０ボ一ト表示レジスタ（インタ
フェース信号表示回路）毎に、その比較すべき基準デー
タを基準フラグに与えてやることにより、当該Ｉ１０ボ
ートのアクセスデータとの一致・不一致を比較し、その
結果に基づいてＭＰＵに割込みをかけることができる。

従って、各入出力装置に対する信号変化を１個の信号判
別回路で行うことができるのでハード酸が少くてすむ。

しかも、データの比較動作は信号判別回路内のハードで
行うので高速動作が可能となる。

上述の説明では、割込み発生パターンを、基準データの
セットにより任意に可変することができる場合について
説明した。ここで、ビット判定を固定させた場合、同一
判定制御フラグ、変化判定制御フラグ及び基準フラグを
同一アドレスとすることにより、更に高速判定が可能と
なる。また、判定表示フラグを読出すことにより、各フ
ラグを全てリセットするという拡張使用法も考えられる
。

［発明の効果］ 以上詳細に説明したように、本発明によれば同一判定制
御フラグ、変化判定制御フラグ及び基準フラグを設け、
これらにセットするデータを任意に考えることができる
ようにすると共に、基準データと比較すべきデータとを
ビット毎に一致と不一致を判定することができるように
構成することにより、少ないハード量で応答性のよい信
号判別を行うことができる割込み発生制御システムを提
供することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は信号判別回路の詳細構成を示すブロック図、 第３図、第４図は従来システムの構成例を示す図である
。 第１図において、 １はＭＰＬＪ。 ２は入出力装置、 ３はデータバス、 ５はドライバ・レシーバ、 ６はＲＯＭ。 ７はＲＡＭ。 １２はインタフェース信号表示回路、 ２１は信号判別回路である。

Claims (1)

1. 【特許請求の範囲】 データバス（３）を介してＭＰＵ（１）と複数個の入出
   力装置（２）が接続されたシステムにおいて、 データバス（３）上のデータを取込んで各入出力装置毎
   の信号変化を検出してＭＰＵ（１）に割込みをかける信
   号判別回路（２１）を設け、ＭＰＵ（１）から該信号判
   別回路（２１）に対してその都度基準データを与えるこ
   とにより信号変化状態指定を任意に行うことができるよ
   うに構成したことを特徴とする割込み発生制御システム
   。