JPH01130390A - 配線スイッチ回路 - Google Patents
配線スイッチ回路Info
- Publication number
- JPH01130390A JPH01130390A JP62290320A JP29032087A JPH01130390A JP H01130390 A JPH01130390 A JP H01130390A JP 62290320 A JP62290320 A JP 62290320A JP 29032087 A JP29032087 A JP 29032087A JP H01130390 A JPH01130390 A JP H01130390A
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- JP
- Japan
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- wiring
- circuit
- transistor
- switch circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路内の配線を可変にする配線ス
イッチ回路に関し、特に、実装面積、および実装コスト
を低減することが可能な配線スイッチ回路に関する。
イッチ回路に関し、特に、実装面積、および実装コスト
を低減することが可能な配線スイッチ回路に関する。
従来の配線スイッチ回路では、例えば、“日経エレクト
ロニクス、１９８６年９月８日号、第２４５頁〜２６５
頁”に記載されているように、配線スイッチ情報を配線
の近辺に配置したスタティックＲＡＭに記憶することに
より、情報の保持を行っている。また、その情報源には
、半導体集積回路外部に設けたＦＲＯＭ等の記憶素子を
用い、電源投入毎にＦＲＯＭ等から回路内部のＲＡＭに
配線データをロードしていた。
ロニクス、１９８６年９月８日号、第２４５頁〜２６５
頁”に記載されているように、配線スイッチ情報を配線
の近辺に配置したスタティックＲＡＭに記憶することに
より、情報の保持を行っている。また、その情報源には
、半導体集積回路外部に設けたＦＲＯＭ等の記憶素子を
用い、電源投入毎にＦＲＯＭ等から回路内部のＲＡＭに
配線データをロードしていた。
上記従来技術では、スタティック形ＲＡＭを用いている
ため、１ビツトの構成を記憶するには、５トランジスタ
から構成された回路が必要であり、配線情報記憶部の面
積が大きくなるという問題があった。
ため、１ビツトの構成を記憶するには、５トランジスタ
から構成された回路が必要であり、配線情報記憶部の面
積が大きくなるという問題があった。
また、回路外部には、その情報源としてＦＲＯＭ等の不
揮発性記憶素子が必要であるため、実装面積、およびコ
ストが増加するという問題があった。
揮発性記憶素子が必要であるため、実装面積、およびコ
ストが増加するという問題があった。
本発明の目的は、このような問題点を改善し、大容量の
配線情報が必要な場合でも、小面積、かつ、外部記憶素
子が不要な配線スイッチ回路を提供することにある。
配線情報が必要な場合でも、小面積、かつ、外部記憶素
子が不要な配線スイッチ回路を提供することにある。
上記目的を達成するため、本発明の配線スイッチ回路は
、同一の半導体基板上に、ＭＯＳトランジスタの第１拡
散層電極に接続された配線と、そのＭＯＳトランジスタ
の第２拡散層電極に接続された配線と、そのＭｏ８）−
ランジスタのゲート電極に接続され、配線情報を記憶す
る手段（ダイナミックＲＡＭ）と、その配線情報記憶手
段に接続され、そのダイナミックＲＡＭへ供給する情報
を記憶する手段（ＦＲＯＭ）と、そのダイナミックＲＡ
Ｍを選択する手段（リフレッシュ制御回路）とを備えた
ことに特徴がある。
、同一の半導体基板上に、ＭＯＳトランジスタの第１拡
散層電極に接続された配線と、そのＭＯＳトランジスタ
の第２拡散層電極に接続された配線と、そのＭｏ８）−
ランジスタのゲート電極に接続され、配線情報を記憶す
る手段（ダイナミックＲＡＭ）と、その配線情報記憶手
段に接続され、そのダイナミックＲＡＭへ供給する情報
を記憶する手段（ＦＲＯＭ）と、そのダイナミックＲＡ
Ｍを選択する手段（リフレッシュ制御回路）とを備えた
ことに特徴がある。
また、上記ダイナミックＲＡＭは、ＭＯＳトランジスタ
から構成され、そのＭＯＳトランジスタの一方の拡散層
電極が上記ＭＯＳトランジスタのゲート電極に接続され
、他方の拡散層電極が上記ＰＲＯＭの読み出し回路に接
続され、そのゲート電極は上記リフレッシュ・コントロ
ール回路に接続されたことに特徴がある。
から構成され、そのＭＯＳトランジスタの一方の拡散層
電極が上記ＭＯＳトランジスタのゲート電極に接続され
、他方の拡散層電極が上記ＰＲＯＭの読み出し回路に接
続され、そのゲート電極は上記リフレッシュ・コントロ
ール回路に接続されたことに特徴がある。
本発明においては、同一半導体基板上にダイナミックＲ
ＡＭとＦＲＯＭを設けることにより、直接ＦＲＯＭで配
線スイッチトランジスダを駆動するのと同様の効果を得
る。
ＡＭとＦＲＯＭを設けることにより、直接ＦＲＯＭで配
線スイッチトランジスダを駆動するのと同様の効果を得
る。
つまり、ダイナミックＲＡＭは定期的にリフレッシュす
る必要があるが、同一集積回路に設けたＦＲＯＭデータ
を基にして定期的なリフレッシュを行う。
る必要があるが、同一集積回路に設けたＦＲＯＭデータ
を基にして定期的なリフレッシュを行う。
以下、本発明の一実施例を図面により説明する。
第４図は、本発明の一実施例における半導体集積回路の
構成図である。
構成図である。
本実施例の半導体集積回路は、回路モジュール２〜５、
および配線スイッチ回路６を半導体基板１上に備え、各
回路モジュール２〜５は配線スイッチ回路６に対して配
線７〜１０で結合される。
および配線スイッチ回路６を半導体基板１上に備え、各
回路モジュール２〜５は配線スイッチ回路６に対して配
線７〜１０で結合される。
また、回路モジュール２〜５は半導一体基板１外との通
信のための入出力線１１〜１４に結線される。
信のための入出力線１１〜１４に結線される。
なお、回路モジュール２〜５はＣＰＵ、メモリ、プログ
ラマブル・ロジック・アレイ（Ｐ Ｌ Ａ）、プログラ
マブル・ロジック・デバイス（Ｐ Ｌ Ｄ）等であり、
各モジュールの機能については特に限定されない。
ラマブル・ロジック・アレイ（Ｐ Ｌ Ａ）、プログラ
マブル・ロジック・デバイス（Ｐ Ｌ Ｄ）等であり、
各モジュールの機能については特に限定されない。
第２図は、本発明の一実施例の配線スイッチ回路におけ
るトランジスタスイッチ・マトリクスの構成図である。
るトランジスタスイッチ・マトリクスの構成図である。
本実施例における配線スイッチ回路６は、トランジスタ
スイッチ・マトリクス２０から構成され、各回路モジュ
ール２〜５に対して、それぞれ３本の配線７１〜７３．
８１〜８３．９１〜９３，１０１〜１０３が接続される
。
スイッチ・マトリクス２０から構成され、各回路モジュ
ール２〜５に対して、それぞれ３本の配線７１〜７３．
８１〜８３．９１〜９３，１０１〜１０３が接続される
。
また、トランジスタスイッチ・マトリクス２０は配線遮
断用トランジスタＴ、〜Ｔ、、Ｔ、。〜Ｔ２３゜Ｔ、。
断用トランジスタＴ、〜Ｔ、、Ｔ、。〜Ｔ２３゜Ｔ、。
〜Ｔ４ｍ、Ｔ、。〜Ｔｓ３．Ｔ７．〜Ｔ、、、Ｔ、。〜
Ｔ、、。
Ｔ、、。
Ｔ、。〜Ｔｏ、配線接続用トランジスタＴ、。〜Ｔ１．
。
。
Ｔ、、〜Ｔ＠２．および、各スイッチ用トランジスタの
ゲート電極に対して情報を与えるための記憶回路Ｒ，〜
Ｒ口、Ｒ２゜〜Ｒ，３，Ｒ３゜〜Ｒ３□、Ｒ４，〜Ｒ４
２゜Ｒｓ、＃Ｒ，，，Ｒ，，〜Ｒ，，、Ｒ，、〜Ｒ，，
，Ｒ，，〜Ｒ１，。
ゲート電極に対して情報を与えるための記憶回路Ｒ，〜
Ｒ口、Ｒ２゜〜Ｒ，３，Ｒ３゜〜Ｒ３□、Ｒ４，〜Ｒ４
２゜Ｒｓ、＃Ｒ，，，Ｒ，，〜Ｒ，，、Ｒ，、〜Ｒ，，
，Ｒ，，〜Ｒ１，。
Ｒ９゜〜Ｒｏを備える。
この配線遮断用トランジスタにより、ゲート電極にＯｖ
が印加されると配線は遮断される。また、ゲート電極に
５ｖが印加されると、配線接続用トランジスタにより、
交差している配線が接続される。
が印加されると配線は遮断される。また、ゲート電極に
５ｖが印加されると、配線接続用トランジスタにより、
交差している配線が接続される。
第３図は、本発明の一実施例の配線スイッチ回路におけ
る記憶回路の構成図である。
る記憶回路の構成図である。
本実施例における記憶回路は、公知のダイナミックＲＡ
Ｍから構成され、配線接続用トランジスタ、および配線
遮断用トランジスタに与える配線情報を記憶する。
Ｍから構成され、配線接続用トランジスタ、および配線
遮断用トランジスタに与える配線情報を記憶する。
つまり、トランジスタ３０の一方の拡散層電極に形成さ
れるか、あるいは寄生的に形成されたコンデンサＣに電
荷を蓄えることにより、情報を記憶する。
れるか、あるいは寄生的に形成されたコンデンサＣに電
荷を蓄えることにより、情報を記憶する。
また、記憶回路のコンデンサＣが結合されている端子３
１は各スイッチトランジスタ（配線遮断用トランジスタ
、配線接続用トランジスタ）のゲート電極に接続される
。
１は各スイッチトランジスタ（配線遮断用トランジスタ
、配線接続用トランジスタ）のゲート電極に接続される
。
この記憶回路に情報を記憶する場合、トランジスタ３０
のゲート電極Ｓに５ｖを与え、また、−方の電極りには
データを与えて、データが与えられている間にゲート電
極ＳをＯｖにすると、トランジスタ３０がカットオフさ
れて情報がコンデンサＣに記憶される。
のゲート電極Ｓに５ｖを与え、また、−方の電極りには
データを与えて、データが与えられている間にゲート電
極ＳをＯｖにすると、トランジスタ３０がカットオフさ
れて情報がコンデンサＣに記憶される。
この場合、トランジスタ３０の電極はｐｎ接合に逆電圧
が印加される使用条件で使用されているため、ｐ−ｎリ
ーク電流が流れ、次第にコンデンサＣに蓄えられた電荷
が放電して情報が消える。
が印加される使用条件で使用されているため、ｐ−ｎリ
ーク電流が流れ、次第にコンデンサＣに蓄えられた電荷
が放電して情報が消える。
この情報が消えるまでの時間は一般に１０ｍ秒程度であ
る。
る。
このため、その時間の数分の１の時間（２ｍ秒程度）で
、再び同じデータを書込むこと（リフレッシュ）により
、配線遮断トランジスタ、あるいは接続トランジスタの
ゲート電極の電圧を一定電圧範囲に保持する。
、再び同じデータを書込むこと（リフレッシュ）により
、配線遮断トランジスタ、あるいは接続トランジスタの
ゲート電極の電圧を一定電圧範囲に保持する。
第１図は、本発明の一実施例の配線スイッチ回路におけ
る記憶回路マトリクス、および記憶回路 ・をリフレ
ッシュする回路の構成図である。
る記憶回路マトリクス、および記憶回路 ・をリフレ
ッシュする回路の構成図である。
本実施例における記憶回路Ｒ１゜〜Ｒａ、 Ｒ２゜〜Ｒ
３３ｔＲ３０〜Ｒ，，，Ｒ４゜〜Ｒ，，，Ｒｓ、−’Ｒ
ｓ３．Ｒ，，〜Ｒ、、、Ｒ，、〜Ｒ，，、Ｒ，。〜Ｒ，
２，Ｒｇ。〜Ｒ，，では、ゲート電極Ｓに選択線８０〜
Ｓい一方の電極りにデータ線り、〜Ｄ、が接続され、ア
レイ状に配置される。
３３ｔＲ３０〜Ｒ，，，Ｒ４゜〜Ｒ，，，Ｒｓ、−’Ｒ
ｓ３．Ｒ，，〜Ｒ、、、Ｒ，、〜Ｒ，，、Ｒ，。〜Ｒ，
２，Ｒｇ。〜Ｒ，，では、ゲート電極Ｓに選択線８０〜
Ｓい一方の電極りにデータ線り、〜Ｄ、が接続され、ア
レイ状に配置される。
また、記憶回路の選択情報は、リフレッシュ制御回路４
３からの信号４１をデコーダ回路４０でデコードするこ
とにより得られ１選択ｓＳ、〜Ｓ。
３からの信号４１をデコーダ回路４０でデコードするこ
とにより得られ１選択ｓＳ、〜Ｓ。
の中１選択された１零たけが５ｖになる。
また、記憶回路に供給するデータについては、ＦＲＯＭ
リード信号４２によりＦＲＯＭ４．４のデータが読み出
され、データ線Ｄ０〜Ｄ３に情報を与える。
リード信号４２によりＦＲＯＭ４．４のデータが読み出
され、データ線Ｄ０〜Ｄ３に情報を与える。
この動作を各選択線に対して周期的に操り返すことによ
り、記憶回路の情報は常に保持される。
り、記憶回路の情報は常に保持される。
また、ＦＲＯＭ４４へのデータの書き込゛みについては
、半導体集積回路ｌの外部からの書き込み線４５により
、書き込みデータ、書き込み信号等を与えることにより
行う。
、半導体集積回路ｌの外部からの書き込み線４５により
、書き込みデータ、書き込み信号等を与えることにより
行う。
このように、半導体集積回路１に電源を投入すると、自
動的にリフレッシュ動作が開始され、リフレッシュが一
巡した時点で配線の状態が確定する。
動的にリフレッシュ動作が開始され、リフレッシュが一
巡した時点で配線の状態が確定する。
本実施例では、スイッチトランジスタを制御する記憶回
路に対応するＦＲＯＭに配線情報を書き込むことにより
１回路モジュール間を自由に接続することができる。
路に対応するＦＲＯＭに配線情報を書き込むことにより
１回路モジュール間を自由に接続することができる。
また、同一半導体基板内にＦＲＯＭを設けたことにより
、外付は部品が減少して、コスト、および実装面積を低
減することができる。
、外付は部品が減少して、コスト、および実装面積を低
減することができる。
本発明によれば、配線の遮断、および接続構造を記憶す
るメモリ部が小面積で実現できる。
るメモリ部が小面積で実現できる。
また、バックアップメモリとして規則構造を有するＦＲ
ＯＭを同一基板内に設けることにより、集積回路の端子
数を減らすことができ、さらに、外付けＦＲＯＭが不要
になる。
ＯＭを同一基板内に設けることにより、集積回路の端子
数を減らすことができ、さらに、外付けＦＲＯＭが不要
になる。
このため、システムを構成する際の実装面積を低減して
実装コストを低減することが可能である。
実装コストを低減することが可能である。
第１図は本発明の一実施例の配線スイッチ回路における
記憶回路マトリクス、および記憶回路をリフレッシュす
る回路の構成図、第２図は本発明の一実施例の配線スイ
ッチ回路におけるトランジスタスイッチ・マトリクスの
構成図、第３図は本発明の一実施例の配線スイッチ回路
における記憶回路の構成図、第４図は本発明の一実施例
における半導体集積回路の構成図である。 １：半導体基板、２〜５：回路モジュール、６：配線ス
イッチ回路、７〜１０．７１〜７３．８１〜８３．９１
〜９３，１０１〜１０３：配線、１１〜１４：入出力線
、２０：トランジスタスイッチ・マトリクス、３０：ト
ランジスタ、３１：端子。 ４０：デコーダ回路、４１：リフレッシュ制御回路から
の信号、４２：ＰＲＯＭＩＪ−ド信号、４３：リフレッ
シュ制御回路、４４ ： ＦＲＯＭ、４５ ：書き込み
線、Ｄ：電極、Ｄ０〜Ｄ、：データ線、Ｒ１〜Ｒ，ｔ、
Ｒ，。〜Ｒ，，，Ｒ，。〜Ｒ３２，Ｒ４゜〜Ｒ，，，
Ｒ，。 〜Ｒ，３，Ｒ，。〜Ｒ，，，Ｒ，，〜Ｒ、、、Ｒ，。〜
Ｒ，，、Ｒ，。 〜Ｒ９２：記憶回路、Ｓ：ゲート電極、８０〜Ｓ、：選
択線、Ｔ鱒〜Ｔ口、Ｔ２゜〜Ｔ２３．Ｔ、。〜Ｔ、２．
Ｔ、。 〜Ｔｓ３．Ｔ、。〜Ｔ、、、Ｔ、、〜Ｔ、、、Ｔｓ、〜
Ｔ、、 ：配線遮断用トランジスタ、Ｔ３．”’Ｔ３ｚ
、Ｔ、。〜ＴＧｚ：配線接続用トランジスタ。 第 １ 図 第 ２ 図 第、３ 図 第 ４ 図
記憶回路マトリクス、および記憶回路をリフレッシュす
る回路の構成図、第２図は本発明の一実施例の配線スイ
ッチ回路におけるトランジスタスイッチ・マトリクスの
構成図、第３図は本発明の一実施例の配線スイッチ回路
における記憶回路の構成図、第４図は本発明の一実施例
における半導体集積回路の構成図である。 １：半導体基板、２〜５：回路モジュール、６：配線ス
イッチ回路、７〜１０．７１〜７３．８１〜８３．９１
〜９３，１０１〜１０３：配線、１１〜１４：入出力線
、２０：トランジスタスイッチ・マトリクス、３０：ト
ランジスタ、３１：端子。 ４０：デコーダ回路、４１：リフレッシュ制御回路から
の信号、４２：ＰＲＯＭＩＪ−ド信号、４３：リフレッ
シュ制御回路、４４ ： ＦＲＯＭ、４５ ：書き込み
線、Ｄ：電極、Ｄ０〜Ｄ、：データ線、Ｒ１〜Ｒ，ｔ、
Ｒ，。〜Ｒ，，，Ｒ，。〜Ｒ３２，Ｒ４゜〜Ｒ，，，
Ｒ，。 〜Ｒ，３，Ｒ，。〜Ｒ，，，Ｒ，，〜Ｒ、、、Ｒ，。〜
Ｒ，，、Ｒ，。 〜Ｒ９２：記憶回路、Ｓ：ゲート電極、８０〜Ｓ、：選
択線、Ｔ鱒〜Ｔ口、Ｔ２゜〜Ｔ２３．Ｔ、。〜Ｔ、２．
Ｔ、。 〜Ｔｓ３．Ｔ、。〜Ｔ、、、Ｔ、、〜Ｔ、、、Ｔｓ、〜
Ｔ、、 ：配線遮断用トランジスタ、Ｔ３．”’Ｔ３ｚ
、Ｔ、。〜ＴＧｚ：配線接続用トランジスタ。 第 １ 図 第 ２ 図 第、３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路の配線間の接続・遮断を行う配線ス
イッチ回路において、同一の半導体基板上に、ＭＯＳト
ランジスタの第１拡散層電極に接続された配線と、該Ｍ
ＯＳトランジスタの第２拡散層電極に接続された配線と
、該ＭＯＳトランジスタのゲート電極に接続されて配線
情報を記憶する手段と、該配線情報記憶手段に接続され
て該配線情報記憶手段ヘ供給する情報を記憶する手段と
、該配線情報記憶手段を選択する手段とを備えたことを
特徴とする配線スイッチ回路。 ２、上記配線情報記憶手段は、ＭＯＳトランジスタから
構成され、該ＭＯＳトランジスタの一方の拡散層電極が
上記ＭＯＳトランジスタのゲート電極に接続され、他方
の拡散層電極が上記供給情報記憶手段の読み出し回路に
接続され、該ゲート電極は上記選択手段に接続されたこ
とを特徴とする特許請求範囲第１項記載の配線スイッチ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290320A JPH01130390A (ja) | 1987-11-17 | 1987-11-17 | 配線スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290320A JPH01130390A (ja) | 1987-11-17 | 1987-11-17 | 配線スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01130390A true JPH01130390A (ja) | 1989-05-23 |
Family
ID=17754562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62290320A Pending JPH01130390A (ja) | 1987-11-17 | 1987-11-17 | 配線スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01130390A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534209A (en) * | 1994-03-15 | 1996-07-09 | Japan Gore-Tex, Inc. | Method for manufacturing a liquid crystal polymer film and a liquid crystal polymer film made thereby |
| JP2012257236A (ja) * | 2011-05-18 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
| JP2013179579A (ja) * | 2012-02-09 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | プログラマブルロジックデバイス、及び半導体装置の作製方法 |
| JP2014099845A (ja) * | 2012-10-17 | 2014-05-29 | Semiconductor Energy Lab Co Ltd | プログラマブルロジックデバイス |
| JP2016086422A (ja) * | 2010-01-20 | 2016-05-19 | 株式会社半導体エネルギー研究所 | プログラマブル回路、及び、ｆｐｇａ |
-
1987
- 1987-11-17 JP JP62290320A patent/JPH01130390A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534209A (en) * | 1994-03-15 | 1996-07-09 | Japan Gore-Tex, Inc. | Method for manufacturing a liquid crystal polymer film and a liquid crystal polymer film made thereby |
| JP2016086422A (ja) * | 2010-01-20 | 2016-05-19 | 株式会社半導体エネルギー研究所 | プログラマブル回路、及び、ｆｐｇａ |
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| US10454475B2 (en) | 2010-01-20 | 2019-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2012257236A (ja) * | 2011-05-18 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
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| JP2013179579A (ja) * | 2012-02-09 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | プログラマブルロジックデバイス、及び半導体装置の作製方法 |
| US10600792B2 (en) | 2012-02-09 | 2020-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and method for manufacturing semiconductor device |
| JP2014099845A (ja) * | 2012-10-17 | 2014-05-29 | Semiconductor Energy Lab Co Ltd | プログラマブルロジックデバイス |
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