JPH10340965A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH10340965A
JPH10340965A JP9152485A JP15248597A JPH10340965A JP H10340965 A JPH10340965 A JP H10340965A JP 9152485 A JP9152485 A JP 9152485A JP 15248597 A JP15248597 A JP 15248597A JP H10340965 A JPH10340965 A JP H10340965A
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bipolar transistor
layer
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epitaxial layer
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JP9152485A
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Hiroaki Yasushige
博章 安茂
Takayuki Gomi
孝行 五味
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Sony Corp
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)
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Abstract

(57)【要約】 （修正有） 【課題】 高速バイポーラトランジスタ、高耐圧バイポ
ーラトランジスタおよびＭＯＳトランジスタを混載した
半導体装置の製造方法を提供する。 【解決手段】 第１の縦型バイポーラトランジスタにお
いては、ｎ型エピタキシャル層２よりも不純物濃度が高
い第１の埋め込み拡散層７を設け、第２の縦型バイポー
ラトランジスタにおいては、第１の埋め込み拡散層７よ
りも不純物濃度が低く、深さが深いｎ型の第２の埋め込
み拡散層１２を設ける。また、ｎチャネルＭＯＳトラン
ジスタにおいては、Ｓｉ基板１とウェル拡散層４２とを
分離するためのｎ型の分離拡散層４１を設ける。第２の
埋め込み拡散層１２と分離拡散層４１とは同時に形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、アナログ回路およびデジ
タル回路が混載されている半導体装置およびその製造に
適用して好適なものである。
【０００２】
【従来の技術】従来の高速バイポーラトランジスタとし
ての縦型ｎｐｎバイポーラトランジスタを図１９に示
す。図１９に示すように、高速バイポーラトランジスタ
１０１としての縦型ｎｐｎバイポーラトランジスタにお
いては、ｐ型のシリコン（Ｓｉ）基板１０２上にｎ型エ
ピタキシャル層１０３が成長されている。Ｓｉ基板１０
２の上部には、ｎ+ 型の埋め込み拡散層１０４が、ｎ型
エピタキシャル層１０３の下部にまたがって設けられて
いる。また、ｎ型エピタキシャル層１０３には、高速バ
イポーラトランジスタ１０１を他の素子と分離するため
に、酸化物からなる素子分離領域１０５が設けられてい
る。この素子分離領域１０５の下方には、Ｓｉ基板１０
２に達するｐ+ 型の素子分離拡散領域１０６が設けられ
ている。
【０００３】また、ｎ型エピタキシャル層１０３の上部
の素子分離領域１０５に囲まれた部分にはｐ型のベース
層１０７が設けられており、このベース層１０７の両端
にはｐ+ 型のグラフトベース層１０８がこのベース層１
０７に接続されて設けられている。また、ベース層１０
７の上部にはｎ+ 型のエミッタ層１０９が設けられてい
る。さらに、ｎ型エピタキシャル層１０３には、グラフ
トベース層１０８から距離をおいた位置に、ｎ+ 型のコ
レクタ取り出し層１１０が埋め込み拡散層１０４と接続
されて設けられている。
【０００４】また、ｎ型エピタキシャル層１０３上には
第１酸化膜１１１が設けられており、この第１酸化膜１
１１のうちグラフトベース層１０８上の部分には開口１
１２が形成されている。第１酸化膜１１１上には、開口
１１２を通じてグラフトベース層１０８と接続されたベ
ース取り出し電極１１３が設けられており、このベース
取り出し電極１１３を覆うようにして第１酸化膜１１１
上に第２酸化膜１１４が設けられている。この第２酸化
膜１１４のうちエミッタ層１０９上の部分には開口１１
４ａが形成されており、その内壁には酸化シリコン（Ｓ
ｉＯ2 ）膜からなるサイドウォール膜１１６が設けられ
ている。このサイドウォール膜１１６の内側はエミッタ
開口部１１６ａとなり、このエミッタ開口部１１６ａを
通じてエミッタ層１０９に接続されたエミッタ取り出し
電極１１７が設けられている。
【０００５】さらに、第２酸化膜１１４に形成された開
口１１４ｂを通じてベース取り出し電極１１３に接続さ
れたベース電極１１８、エミッタ開口部１１６ａを通じ
てエミッタ取り出し電極１１７に接続されたエミッタ電
極１１９、および第２酸化膜１１４に形成された開口１
１４ｃと第１酸化膜１１１に形成された開口１１１ａと
を通じてコレクタ取り出し層１１０に接続されたコレク
タ電極１２０が設けられている。
【０００６】次に、従来の高耐圧バイポーラトランジス
タとしての縦型ｎｐｎバイポーラトランジスタを図２０
に示す。図２０に示すように、従来の高耐圧バイポーラ
トランジスタ１２１としての縦型ｎｐｎバイポーラトラ
ンジスタにおいては、ｐ型のＳｉ基板１２２上にｎ型エ
ピタキシャル層１２３が高速バイポーラトランジスタ１
０１のｎ型エピタキシャル層１０３よりも厚く成長され
ている。Ｓｉ基板１２２の上部にはｎ+ 型の埋め込み拡
散層１２４が、高速バイポーラトランジスタ１０１の埋
め込み拡散層１０３よりも深く、かつ、ｎ型エピタキシ
ャル層１２３の下部にまたがって設けられている。ま
た、ｎ型エピタキシャル層１２３には、高耐圧バイポー
ラトランジスタ１２１を他の素子と分離するために、酸
化物からなる素子分離領域１２５が設けられている。こ
の素子分離領域１２５の下方には、Ｓｉ基板１２２に達
するｐ+ 型の素子分離拡散領域１２６が設けられてい
る。
【０００７】また、ｎ型エピタキシャル層１２３の上部
の素子分離拡散領域１２６に囲まれた部分にはｐ型のベ
ース層１２７が設けられており、このベース層１２７の
両側にはｐ+ 型のグラフトベース層１２８がこのベース
層１２７に接続されて設けられている。また、ベース層
１２７の上部にはｎ+ 型のエミッタ層１２９が設けられ
ている。さらに、ｎ型エピタキシャル層１２３には、ｎ
+ 型のコレクタ取り出し層１３０が埋め込み拡散層１２
４に接続されて設けられている。
【０００８】ｎ型エピタキシャル層１２３上には第１酸
化膜１３１が設けられており、この第１酸化膜１３１の
うちグラフトベース層１２８上の部分には開口１３１ａ
が形成されている。また、第１酸化膜１３１上には、開
口１３１ａを通じてグラフトベース層１２８に接続され
たベース取り出し電極１３２が設けられており、このベ
ース取り出し電極１３２を覆うようにして第１酸化膜１
３１上に第２酸化膜１３３が設けられている。この第２
酸化膜１３３のうちエミッタ層１２９上の部分には開口
１３３ａが形成されており、その内壁にはＳｉＯ2 膜か
らなるサイドウォール膜１３４が設けられている。この
サイドウォール膜１３４の内側はエミッタ開口部１３４
ａとなり、このエミッタ開口部１３４ａを通じてエミッ
タ層１２９に接続されたエミッタ取り出し電極１３５が
設けられている。
【０００９】さらに、第２酸化膜１３３に形成された開
口１３３ａを通じてベース取り出し電極１３２に接続さ
れたベース電極１３６、エミッタ開口部１３４ａを通じ
てエミッタ取り出し電極１３５に接続されたエミッタ電
極１３７、および第２酸化膜１３３に形成された開口１
３３ｃと第１酸化膜１３１に形成された開口１３１ｂと
を通じてコレクタ取り出し層１３０に接続されたコレク
タ電極１３８が設けられている。
【００１０】次に、高速バイポーラトランジスタ１０１
および高耐圧バイポーラトランジスタ１２１のＡ−Ａ線
に沿った深さ方向の不純物濃度分布についてそれぞれ図
２１および図２２を用いて説明する。図２１および図２
２において、縦軸は不純物濃度を任意単位とした対数に
よって示し、横軸はＳｉ基板１０２、１２２の表面から
の深さを示す。
【００１１】図２１に示すように、高速バイポーラトラ
ンジスタ１０１の深さ方向の不純物濃度分布において
は、ｎ型エピタキシャル層１０３の膜厚が薄く不純物濃
度が高いことに特徴がある。
【００１２】また、図２２に示すように、高耐圧バイポ
ーラトランジスタ１２１の不純物濃度分布においては、
ｎ+ 型のエミッタ層１２９およびｐ型のＳｉ基板１２２
の不純物濃度は、高速バイポーラトランジスタ１０１に
おけるエミッタ層１０９およびＳｉ基板１０２の不純物
濃度と同様である。一方、ｎ型エピタキシャル層１２３
は、高速バイポーラトランジスタ１０１のｎ型エピタキ
シャル層１０３と比較して、膜厚が大きく不純物濃度が
低いことに特徴がある。また一般に、ｐ型のベース層１
２７の厚さは高速バイポーラトランジスタ１０１のベー
ス層１０７の厚さよりも厚い。
【００１３】上述したようなバイポーラトランジスタの
耐圧ＢＶcbo を高くするには、一般に、ｎ型エピタキシ
ャル層の不純物濃度を低くするとともに膜厚を大きくす
る必要がある。
【００１４】ここで、ｎ型エピタキシャル層における不
純物濃度および抵抗率の、ｎ型エピタキシャル層の膜厚
との関係は、「超高速バイポーラデバイス」（(1985)菅
野卓雄監修、永田穣編集、ｐ.57 、図２．３４（文献
１））に記されている。
【００１５】文献１に記されているように、ｎ型エピタ
キシャル層の不純物濃度が低い程、ｎ型エピタキシャル
層の膜厚が大きいほど、バイポーラトランジスタの耐圧
ＢＶcbo は高くなる。また、ｎ型エピタキシャル層の不
純物濃度を一定にしてｎ型エピタキシャル層の膜厚のみ
を大きくしても、バイポーラトランジスタの耐圧ＢＶcb
o は高くなる。
【００１６】また、ベース不純物濃度とベース幅との関
係は、IEDM'81Dig.Tech.Papers,(1981)Hanaokaka.N and
Anzai.A,p.512-515（文献２）に記されている。
【００１７】文献２によれば、バイポーラトランジスタ
の耐圧ＢＶcbo を高くするには、ベース不純物濃度を適
度に高くし、ベース幅をある程度大きくする必要があ
る。そのためにはｎ型エピタキシャル層の膜厚を大きく
する必要がある。ｎ型エピタキシャル層における不純物
濃度を低く、膜厚を大きくした場合、寄生バイポーラト
ランジスタ動作を抑えるためのｎ+ 型の埋め込み拡散層
領域は広く、素子分離を確実に行うためのｐ+ 型の素子
分離領域は深く形成する必要がある。すなわち、セルの
寸法を大きくする必要がある。
【００１８】次に、従来のバイポーラＣＭＯＳＩＣにお
けるｎチャネルＭＯＳトランジスタと縦型ｎｐｎバイポ
ーラトランジスタとを図２３に示す。図２３に示すよう
に、ｎチャネルＭＯＳトランジスタ１４１においては、
ｐ型のＳｉ基板１４２上にｎ型エピタキシャル層１４３
が成長されており、Ｓｉ基板１４２の上部およびｎ型エ
ピタキシャル層１４３にはｐ+ 型の拡散層１４４が設け
られている。また、ｎ型エピタキシャル層１４３には、
ｎチャネルＭＯＳトランジスタ１４１を他の素子と分離
するために、酸化物からなる素子分離領域１４５が設け
られている。また、素子分離領域１４５に囲まれた部分
にはｐ型ウェル領域１４６が設けられており、このｐ型
ウェル領域１４６の上部には、ｎ+ 型のソース領域１４
７およびドレイン領域１４８が自己整合的に設けられて
いるとともに、ｐ+ 型の拡散領域１４９が設けられてい
る。また、ソース領域１４７およびドレイン領域１４８
の間の部分のｐ型ウェル領域１４６上にゲート酸化膜１
５０を介して、ゲート電極１５１が酸化膜１５２に覆わ
れて設けられている。この酸化膜１５２によってｎ型エ
ピタキシャル層１４３上の全面が覆われている。この酸
化膜１５２の所定部分には開口が形成されており、これ
らの開口を通じてソース領域１４７と拡散領域１４９と
に接続されたソース電極１５３およびドレイン領域１４
８に接続されたドレイン電極１５４が設けられている。
【００１９】次に、Ｓｉ基板１４２上のｎ型エピタキシ
ャル層１４３に設けられた縦型ｎｐｎバイポーラトラン
ジスタ１５５について説明する。縦型ｎｐｎバイポーラ
トランジスタ１５５においては、上述した高速バイポー
ラトランジスタ１０１および高耐圧バイポーラトランジ
スタ１２１と同様に構成されている。すなわち、Ｓｉ基
板１４２の上部にｎ型エピタキシャル層１４３の部分に
まで拡散されたｎ+ 型の埋め込み層１５６が設けられて
おり、この埋め込み層１５６と接続されてｎ+型のコレ
クタ取り出し層１５７が設けられている。ｎ型エピタキ
シャル層１４３の素子分離領域１４５の下方にｐ+ 型の
素子分離拡散領域１５８が設けられている。また、素子
分離領域１４５に囲まれた部分の上部には、ｐ型のベー
ス層１５９が設けられており、このベース層１５９の両
側に、このベース層１５９に接続されたｐ型のグラフト
ベース層１６０が設けられている。また、ベース層１５
９の上部には、ｎ+ 型のエミッタ層１６１が設けられて
いる。また、ｎ型エピタキシャル層１４３上に上述のｎ
チャネルＭＯＳトランジスタ１４１においてゲート酸化
膜１５０として設けられた第１の酸化膜１６２が設けら
れており、この第１の酸化膜１６２上にグラフトベース
層１６０と接続されたベース取り出し電極１６３が設け
られている。このベース取り出し電極１６３は、酸化膜
１５２に覆われており、この酸化膜１５２のベース層１
６０上の部分には開口が形成され、この開口の内壁にＳ
ｉＯ2 からなるサイドウォール膜１６４が設けられてい
る。このサイドウォール膜１６４の内側はエミッタ開口
部１６４ａとなり、このエミッタ開口部１６４ａの周辺
部分の酸化膜１５２上には、エミッタ開口部１６３ａを
通じてエミッタ層１６１に接続された多結晶Ｓｉ膜から
なるエミッタ取り出し電極１６５が設けられている。
【００２０】さらに、酸化膜１５２に設けられた別の開
口を通じて、ベース取り出し電極１６３と接続されたベ
ース電極１６６、エミッタ取り出し電極１６５と接続さ
れたエミッタ電極１６７、および酸化膜１５２に形成さ
れた開口と第１酸化膜１６１に形成された開口とを通じ
てコレクタ取り出し層１５７に接続されたコレクタ電極
１６８が設けられている。
【００２１】上述したバイポーラＣＭＯＳＩＣにおいて
は、ｎチャネルＭＯＳトランジスタを通過した電流ｉの
一部がｐ型ウェル領域１４６を介してｐ型のＳｉ基板１
４２に流れ込み、Ｓｉ基板１４２の電位を変動させる。
この電位の変動によりバイポーラトランジスタ１５５の
ｎ+ 型の埋め込み層１５６とＳｉ基板１４２とによって
構成されている接合容量の値が変化し、パラメータを変
動させてしまう。とくに、アナログ／デジタル混載バイ
ポーラＣＭＯＳＩＣにおいては、この現象はアナログ信
号にデジタルノイズが入る、いわゆるアナログ／デジタ
ル干渉ノイズといった問題が生じる原因となり、バイポ
ーラＣＭＯＳＩＣにおいては、致命的な問題となる。
【００２２】そこで、このアナログ／デジタル干渉ノイ
ズを低減するために、図２４に示すようなｎチャネルＭ
ＯＳトランジスタのｐ型ウェル領域１４６とＳｉ基板１
４２との間をｐｎ接合で分離する構造が提案されてい
る。図２５は、図２４のＡ−Ａ線に沿った不純物濃度分
布を示すグラフである。
【００２３】図２４に示すように、Ｓｉ基板１４２には
ｎ型分離層１６９が設けられており、このｎ型分離層１
６９の上部にはリトログレード構造のｐ型ウェル領域１
４６、１７０が設けられている。また、ｎ型分離層１６
９が設けられていることにより、図２４および図２５に
示すように、ｎチャネルＭＯＳトランジスタ１４１を通
過した電流の一部がｐ型ウェル領域１４６、１７０に流
れ込んでも、Ｓｉ基板１４２にまで達することはないた
め、バイポーラＣＭＯＳＩＣにおけるアナログ／デジタ
ル干渉ノイズが低減されるという利点がある。
【００２４】
【発明が解決しようとする課題】しかしながら、上述し
た高速バイポーラトランジスタ１０１、高耐圧バイポー
ラトランジスタ１２１およびＭＯＳトランジスタを同一
の半導体基板上に形成するには、次のような問題があっ
た。すなわち、高速バイポーラトランジスタ１０１にお
いては、コレクタのカーク効果を抑えるために、ｎ型エ
ピタキシャル層１０３の不純物濃度を高く、その膜厚を
小さく形成しなければならない。一方で、高耐圧バイポ
ーラトランジスタ１２１においては、高耐圧化を図るた
めに、ｎ型エピタキシャル層１２３の不純物濃度を低
く、その膜厚を大きく形成しなければならない。
【００２５】また、これらのバイポーラトランジスタと
ＭＯＳトランジスタとからなるバイポーラＣＭＯＳ半導
体装置を製造しようとする際に、ＭＯＳトランジスタの
部分にアナログ／デジタル干渉ノイズ低減のためのｎ型
分離層をさらに形成しようとすると、バイポーラＣＭＯ
Ｓ半導体装置の製造工程の増加につながる。しかしなが
ら、バイポーラＣＭＯＳ半導体装置の製造コストは一般
に高く、この製造工程の増加によって、製造コストが高
いバイポーラＣＭＯＳ半導体装置の製造コストをさらに
増大させてしまう。
【００２６】したがって、この発明の目的は、高速バイ
ポーラトランジスタ、高耐圧バイポーラトランジスタお
よびＭＯＳトランジスタを混載した半導体装置を製造す
ることができ、さらにその製造工程の増加を招くことな
くバイポーラトランジスタとＭＯＳトランジスタとのア
ナログ／デジタル干渉ノイズを低減することができる半
導体装置およびその製造方法を提供することにある。
【００２７】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明による半導体装置において
は、シリコン基板上にエピタキシャル層を成長させた半
導体基板上に、第１の縦型バイポーラトランジスタと、
この第１の縦型バイポーラトランジスタよりも耐圧が高
い第２の縦型バイポーラトランジスタと、この第２の縦
型バイポーラトランジスタのエミッタ領域およびコレク
タ領域と同一導電型のチャネルのＭＩＳトランジスタと
が設けられた半導体装置であって、第１の縦型バイポー
ラトランジスタは、シリコン基板の上部に設けられた、
エピタキシャル層と同一導電型でかつエピタキシャル層
よりも不純物濃度が高い第１の埋め込み拡散層を備え、
第２の縦型バイポーラトランジスタは、シリコン基板の
上部に設けられた、エピタキシャル層と同一導電型でか
つ第１の埋め込み拡散層の不純物濃度よりも低い不純物
濃度を有し、第１の埋め込み拡散層の深さよりも深い深
さを有する第２の埋め込み拡散層を備え、ＭＩＳトラン
ジスタは、エピタキシャル層中に設けられた、エピタキ
シャル層と逆導電型のウェル拡散層と、シリコン基板の
上部に設けられた、ウェル拡散層とシリコン基板とを分
離するためのエピタキシャル層と同一導電型の分離拡散
層とを備えていることを特徴とするものである。
【００２８】この第１の発明において、好適には、第２
の縦型バイポーラトランジスタは、第２の埋め込み拡散
層よりも不純物濃度が高い、第２の縦型バイポーラトラ
ンジスタのコレクタ領域、シリコン基板およびエピタキ
シャル層に接続された第３の埋め込み拡散層をさらに備
えている。
【００２９】この発明の第２の発明による半導体装置の
製造方法においては、シリコン基板上にエピタキシャル
層を成長させた半導体基板上に、第１の縦型バイポーラ
トランジスタと、この第１の縦型バイポーラトランジス
タよりも耐圧が高い第２の縦型バイポーラトランジスタ
と、この第２の縦型バイポーラトランジスタのエミッタ
領域およびコレクタ領域と同一導電型のチャネルのＭＩ
Ｓトランジスタとが設けられ、第１の縦型バイポーラト
ランジスタは、シリコン基板の上部に設けられた、エピ
タキシャル層と同一導電型でかつエピタキシャル層より
も不純物濃度が高い第１の埋め込み拡散層を備え、第２
の縦型バイポーラトランジスタは、シリコン基板の上部
に設けられた、エピタキシャル層と同一導電型でかつ第
１の埋め込み拡散層の不純物濃度よりも低い不純物濃度
を有し、第１の埋め込み拡散層の深さよりも深い深さを
有する第２の埋め込み拡散層を備え、ＭＩＳトランジス
タは、エピタキシャル層中に設けられた、エピタキシャ
ル層と逆導電型のウェル拡散層と、シリコン基板の上部
に設けられた、ウェル拡散層とシリコン基板とを分離す
るためのエピタキシャル層と同一導電型の分離拡散層と
を備えた半導体装置の製造方法であって、第２の埋め込
み拡散層と分離拡散層とを同時に形成するようにしたこ
とを特徴とするものである。
【００３０】この第２の発明において、好適には、第２
の縦型バイポーラトランジスタは、第２の埋め込み拡散
層よりも不純物濃度が高い、第２の縦型バイポーラトラ
ンジスタのコレクタ領域、シリコン基板およびエピタキ
シャル層に接続された第３の埋め込み拡散層をさらに備
え、第３の埋め込み拡散層を第１の埋め込み拡散層と同
時に形成する。
【００３１】上述のように構成されたこの発明による半
導体装置およびその製造方法によれば、シリコン基板に
第２の埋め込み拡散層と分離拡散層とを同時に形成する
ようにしていることにより、第１の縦型バイポーラトラ
ンジスタ、第２の縦型バイポーラトランジスタおよびア
ナログ／デジタル干渉ノイズが低減されたＭＩＳトラン
ジスタを同一のシリコン基板上に形成することができ
る。
【００３２】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、以下の実施形態
の全図においては、同一または対応する部分には同一の
符号を付す。
【００３３】まず、この発明の第１の実施形態による半
導体装置について説明する。図１は高速ｎｐｎバイポー
ラトランジスタ、高耐圧ｎｐｎバイポーラトランジスタ
およびｎチャネルＭＯＳトランジスタを示す。
【００３４】この第１の実施形態による半導体装置にお
いては、ダブルポリＳｉ構造を有している。図１に示す
ように、ｐ型のＳｉ基板１上には例えばＳｉからなるｎ
型エピタキシャル層２が成長されている。
【００３５】ｎ型エピタキシャル層２には高速バイポー
ラトランジスタとしての第１のバイポーラトランジスタ
の形成領域３と、高耐圧バイポーラトランジスタとして
の第２のバイポーラトランジスタの形成領域４とを分離
するための素子分離領域５が設けられている。この素子
分離領域５の下部にはＳｉ基板１に達するｐ+ 型の素子
分離拡散領域６が設けられている。
【００３６】また、形成領域３におけるＳｉ基板１の上
部には、ｎ+ 型の第１の埋め込み拡散層７がｎ型エピタ
キシャル層２の下部にまたがって設けられている。
【００３７】さらに、ｎ型エピタキシャル層２の上部に
はｐ型のベース層８が設けられており、このベース層８
にその両側で接続されたｐ+ 型のグラフトベース層９が
設けられている。ベース層８の上部にはｎ+ 型のエミッ
タ層１０が設けられている。形成領域３におけるｎ型エ
ピタキシャル層２には、グラフトベース層９から間隔を
おいた位置に、第１の埋め込み拡散層７に接続されてｎ
+ 型のコレクタ取り出し層１１が設けられている。
【００３８】一方、形成領域４におけるＳｉ基板１の上
部には、ｎ型の第２の埋め込み拡散層１２が第１の埋め
込み拡散層７よりも深く設けられている。この第２の埋
め込み拡散層１２の不純物濃度は、第１の埋め込み拡散
層７の不純物濃度よりも低く、かつｎ型エピタキシャル
層２の不純物濃度とほぼ同濃度か、それ以上である。な
お、第２の埋め込み拡散層１２はｎ型エピタキシャル層
２の下層にも若干またがって設けられる（図示せず）。
【００３９】また、形成領域４におけるｎ型エピタキシ
ャル層２の上部にはｐ型のベース層１３が設けられてお
り、このベース層１３の両側にベース層１３と接続され
てｐ+ 型のグラフトベース層１４が設けられている。ベ
ース層１３の上部にはｎ+ 型のエミッタ層１５が設けら
れている。さらに、形成領域４におけるｎ型エピタキシ
ャル層２には、グラフトベース層１４から間隔をおいた
位置に、第２の埋め込み拡散層１２に接続されたｎ+ 型
のコレクタ取り出し層１６が設けられている。
【００４０】また、ｎ型エピタキシャル層２上の全面に
は第１酸化膜１７が設けられており、ベース層８、１３
およびグラフトベース層９、１４上に開口１７ａ、１７
ｂが形成されている。この第１酸化膜１７上には、それ
ぞれの開口１７ａ、１７ｂを通じててそれぞれのグラフ
トベース層９、１４に接続された例えば多結晶Ｓｉ膜か
らなるベース取り出し電極２０、２１が設けられてお
り、これらのベース取り出し電極２０、２１を覆うよう
にして全面に第２酸化膜２２が設けられている。
【００４１】第２酸化膜２２においてはベース層８、１
３上にそれぞれ開口１８、１９が形成されており、それ
らの内壁には例えばＳｉＯ2 膜からなるサイドウォール
膜２３、２４が設けられている。このそれぞれのサイド
ウォール膜２３、２４の内側はエミッタ開口部２５、２
６となり、これらのエミッタ開口部２５、２６の下層に
それぞれエミッタ層１０、１５が設けられている。ま
た、このエミッタ開口部２５、２６を通じて例えば多結
晶Ｓｉからなるエミッタ取り出し電極２７、２８がそれ
ぞれエミッタ層１０、１５に接続されて設けられてい
る。
【００４２】また、第２酸化膜２２におけるベース取り
出し電極２０、２１の上方にはそれぞれベースコンタク
トホール２９、３０が形成されており、それぞれのコレ
クタ取り出し層１１、１６上の第１酸化膜１７および第
２酸化膜２２にはそれぞれコレクタコンタクトホール３
１、３２が形成されている。そして、これらのベースコ
ンタクトホール２９、３０を通じて、それぞれのベース
取り出し電極２０、２１にそれぞれ接続されたベース電
極３４、３５、それぞれのエミッタ取り出し電極２７、
２８にそれぞれ接続されたエミッタ電極３６、３７、そ
れぞれのコレクタコンタクトホール３１、３２を通じて
それぞれのコレクタ取り出し層１１、１６にそれぞれ接
続されたコレクタ電極３８、３９が設けられている。
【００４３】一方、ｎチャネルＭＯＳトランジスタの形
成領域４０におけるＳｉ基板１の上部には、ｎ型の分離
拡散層４１が第２の埋め込み拡散層１２と同じ深さに設
けられている。また、その不純物濃度は、第２の埋め込
み拡散層１２の不純物濃度と同濃度である。
【００４４】また、分離拡散層４１の上層のｎ型エピタ
キシャル層２には、ｐ型の拡散層４２ａとｐ+ 型の拡散
層４２ｂとからなるｐ型ウェル領域４２が設けられてい
る。すなわち、ｐ型ウェル領域４２は深さ方向の中央部
の不純物濃度が低いリトログレード構造となっている。
さらに、ｐ型ウェル領域４２の上部には自己整合的にｎ
+ 型のソース／ドレイン領域４３、４４が設けられてお
り、これらのソース／ドレイン領域４３、４４の間の部
分のｐ型ウェル領域４２上には、ゲート酸化膜４５を介
してゲート電極４６が設けられている。
【００４５】また、形成領域４０の部分における第１酸
化膜１７およびゲート電極４６を覆うようにして第２酸
化膜２２が設けられており、この第２酸化膜２２のソー
ス／ドレイン領域４３、４４上の部分にはコンタクトホ
ール４７、４８が形成されている。そして、第２酸化膜
２２上に、これらのコンタクトホール４７、４８を通じ
てそれぞれのソース／ドレイン領域４３、４４に接続さ
れた電極４９、５０が設けられている。
【００４６】以上のようにして、第１のバイポーラトラ
ンジスタ、第２のバイポーラトランジスタおよびｎチャ
ネルＭＯＳトランジスタが構成され、これらによりバイ
ポーラトランジスタとＭＯＳトランジスタとが混載され
た半導体装置が構成されている。
【００４７】次に、第１のバイポーラトランジスタの不
純物濃度分布を図２によって説明し、第２のバイポーラ
トランジスタの不純物濃度分布を図３によって説明す
る。図２および図３におけるグラフの縦軸は、不純物濃
度（任意単位）を常用対数で表しており、横軸は基板表
面からの深さ（任意単位）を表している。
【００４８】まず、図２に示すように、第１のバイポー
ラトランジスタにおいては、ｎ型のエピタキシャル層２
は実効的なコレクタ層として機能する。すなわち、第１
の埋め込み拡散層７は、低不純物濃度のｎ型エピタキシ
ャル層２の内部を層方向に流れようとするコレクタ電流
を第１の埋め込み拡散層７に流すようにして、コレクタ
抵抗を低減する機能を有する。したがって、ｎ型エピタ
キシャル層２が実効的なコレクタ層となり、薄いコレク
タ層が設けられる。
【００４９】一方、第２のバイポーラトランジスタは、
図３に示すように、ｎ型の第２の埋め込み拡散層１２が
設けられていることから、ｎ型エピタキシャル層２を厚
く形成したような状態になる。すなわち、ｎ型エピタキ
シャル層２とｎ型の第２の埋め込み拡散層１２とが実効
的なコレクタ層として機能する。したがって、コレクタ
層の膜厚は実効的に大きくなるため、第２のバイポーラ
トランジスタは高耐圧化される。
【００５０】以上のことから、第１のバイポーラトラン
ジスタのコレクタ層の実効的な厚さは第２のバイポーラ
トランジスタのコレクタ層の実効的な厚さよりも薄くな
り、第２の埋め込み拡散層１２の不純物濃度が第１の埋
め込み拡散層７の不純物濃度よりも低いため、第１のバ
イポーラトランジスタは第２のバイポーラトランジスタ
よりも高速に動作し、第２のバイポーラトランジスタは
第１のバイポーラトランジスタよりも耐圧が高くなる。
しかも、第１の埋め込み拡散層７および第２の埋め込み
拡散層１２の不純物濃度と深さとを変えることによって
バイポーラトランジスタの動作速度や耐圧を変えるよう
にしているので、第１のバイポーラトランジスタと第２
のバイポーラトランジスタとを同一のＳｉ基板１上に設
けることができるようになる。
【００５１】また、ｎチャネルＭＯＳトランジスタにお
いては、Ｓｉ基板１の上部にｎ型の分離拡散層４１が設
けられていることにより、ｎチャネルＭＯＳトランジス
タのｐ型ウェル領域４２とＳｉ基板１との間をｐｎ接合
で分離することができ、隣接する第１または第２のバイ
ポーラトランジスタとの間に生じるアナログ／デジタル
干渉ノイズを低減することができる。
【００５２】次に、この第１の実施形態による半導体装
置の製造方法について説明する。すなわち、まず、図４
に示すように、ｐ型で例えば｛１００｝面方位のＳｉ基
板１上の全面に酸化膜６１を形成する。この酸化膜６１
の膜厚は１０〜３０ｎｍに選ばれる。次に、リソグラフ
ィ工程により酸化膜６１上にレジストパターン６２を形
成する。このレジストパターン６２は、高速縦型ｎｐｎ
バイポーラトランジスタとなる第１のバイポーラトラン
ジスタの形成領域３を覆い、高耐圧縦型ｎｐｎバイポー
ラトランジスタとなる第２のバイポーラトランジスタの
形成領域４上に開口６３を有し、ＭＯＳトランジスタの
形成領域４０上に開口６４を有する。
【００５３】次に、レジストパターン６２をマスクとし
て、イオン注入法により例えばリン（Ｐ）などのｎ型不
純物をＳｉ基板１にイオン注入する。ここで、このイオ
ン注入におけるイオン注入条件は、イオン注入エネルギ
ーを３００ｋｅＶ〜１ＭｅＶ、ドーズ量を１×１０13〜
１×１０15個／ｃｍ2 とする。その後、レジストパター
ン６２を除去する。
【００５４】次に、図４Ｂに示すように、例えば化学気
相成長（ＣＶＤ）法により、Ｓｉ基板１上に酸化膜６５
を形成する。この酸化膜６５の膜厚は例えば３００ｎｍ
である。なお、図４Ｂにおいては、酸化膜６１を酸化膜
６５に含めて示しており、その図示は省略した。続い
て、リソグラフィ工程により所定形状のレジストパター
ン（図示せず）を形成した後、このレジストパターンを
マスクとして例えば反応性イオンエッチング（ＲＩＥ）
法により、酸化膜６５に開口６６を形成する。その後、
このレジストパターンを除去する。
【００５５】次に、酸化膜６５をマスクとして、例えば
酸化アンチモン（Ｓｂ2 Ｏ3 ）を用いて、ｎ型不純物の
アンチモン（Ｓｂ）を気相拡散させることにより形成領
域３のＳｉ基板１の上部にｎ+ 型の第１の埋め込み拡散
層７を形成する。ここで、この気相拡散における拡散条
件は、拡散温度を例えば１２００℃とし、第１の埋め込
み拡散層７のシート抵抗ρｓを２０〜５０Ω／□、拡散
深さｘj を１〜２μｍとする。この気相拡散によって、
形成領域３および形成領域４０におけるＳｉ基板１にイ
オン注入されていたｎ型不純物が拡散されて、それぞれ
ｎ型の第２の埋め込み拡散層１２およびｎ型の分離拡散
層４１が形成されるとともに、Ｓｉ基板１の露出面には
自然酸化膜（図示せず）が形成される。その後、Ｓｉ基
板１上の酸化膜６５および酸化膜６１を順次エッチング
することにより除去する。
【００５６】次に、図５Ａに示すように、エピタキシャ
ル成長法によって、Ｓｉ基板１上にｎ型エピタキシャル
層２を成長させる。ここで、このｎ型エピタキシャル層
２の抵抗率は０．３〜５Ω・ｃｍ、膜厚は０．７〜２μ
ｍに選ばれる。このエピタキシャル成長において、第１
の埋め込み拡散層７がｎ型エピタキシャル層２の下部に
まで拡散され、第２の埋め込み拡散層１２および分離拡
散層４１がｎ型エピタキシャル層２とＳｉ基板１との界
面の近傍まで拡散される。
【００５７】次に、図５Ｂに示すように、例えば熱酸化
法によりｎ型エピタキシャル層２の表面に酸化膜６７を
形成した後、例えば減圧ＣＶＤ法によりＳｉ3 Ｎ4 膜６
８を形成する。ここで、この酸化膜６７の膜厚は２０〜
５０ｎｍ、Ｓｉ3 Ｎ4 膜６８の膜厚は５０〜１００ｎｍ
である。これらの酸化膜６７およびＳｉ3 Ｎ4 膜６８の
膜厚は、例えばＬＯＣＯＳ法などによる局所酸化を行っ
た際のバーズビークの長さ、応力や欠陥発生の制御性で
決定される。
【００５８】次に、図６Ａに示すように、リソグラフィ
工程によりＳｉ3 Ｎ4 膜６８上に所定形状のレジストパ
ターン６９を形成した後、このレジストパターンをマス
クとして、例えばＲＩＥ法により酸化膜６７、Ｓｉ3 Ｎ
4 膜６８およびｎ型エピタキシャル層２の上部を順次エ
ッチングする。すなわち、第１の埋め込み拡散層７、第
２の埋め込み拡散層１２および分離拡散層４１の上方
に、酸化膜６７とＳｉ3Ｎ4 膜６８とを残す。ここで、
後にＬＯＣＯＳ法により形成される素子分離領域５の表
面をほぼ平坦にするために、ｎ型エピタキシャル層２の
エッチング深さは素子分離領域５の膜厚の約１／２とす
る。
【００５９】次に、図６Ｂに示すように、例えばＬＯＣ
ＯＳ法によりｎ型エピタキシャル層２の露出した部分に
素子分離領域５を形成する。この素子分離領域５の膜厚
は例えば０．５〜１．５μｍである。ここで、このＬＯ
ＣＯＳ法における条件は、雰囲気ガスとして例えば水蒸
気を用い、加熱温度を１０００〜１０５０℃、酸化時間
を３〜８時間とする。その後、熱リン酸を用いたウェッ
トエッチング法によりＳｉ3 Ｎ4 膜６８を除去する。
【００６０】次に、図７Ａに示すように、リソグラフィ
工程により開口７０、７１を有するレジストパターン７
２を形成した後、イオン注入法によりｎ型エピタキシャ
ル層２に開口７０、７１を通じてｎ型不純物のＰ+ をイ
オン注入する。ここで、このイオン注入におけるイオン
注入条件は、イオン注入エネルギーを４０〜１００ｋ
Ｖ、ドーズ量を１×１０15〜１×１０16個／ｃｍ2 とす
る。その後、レジストパターン７２を除去する。
【００６１】次に、図７Ｂに示すように、例えばＣＶＤ
法によりｎ型エピタキシャル層２および素子分離領域５
の表面に酸化膜７３を形成する。この酸化膜７３の膜厚
は１００〜６００ｎｍである。その後、９００〜１００
０℃の温度で例えば３０分間のアニールを行うことによ
り、イオン注入されたｎ型不純物のＰ+ をｎ型エピタキ
シャル層２中の部分に拡散させる。これによって、ｎ+
型のコレクタ取り出し拡散層１１、１６が形成される。
次に、酸化膜７３上にレジスト膜７４を形成する。
【００６２】その後、図８Ａに示すように、全面エッチ
バックを行うことにより、レジスト膜７４と酸化膜７３
とを順次除去するとともに、バーズヘッド５ａの上部を
除去する。これによって、ｎ型エピタキシャル層２およ
び素子分離領域５の表面平坦化が行われる。
【００６３】次に、例えば熱酸化法によりｎ型エピタキ
シャル層２の表面に酸化膜（図示せず）を形成する。こ
の酸化膜の膜厚は例えば１０〜３０ｎｍである。ここ
で、この熱酸化法における加熱温度は例えば９００℃で
ある。その後、図８Ｂに示すように、リソグラフィ工程
により所定部分に開口を有するレジストパターン７５を
形成する。
【００６４】次に、レジストパターン７５をマスクとし
て、イオン注入法によりｎ型エピタキシャル層２にｐ型
不純物のＢ+ をイオン注入する。これによって、ｐ+ 型
の素子分離拡散領域６およびｐ型ウェル領域４２ｂが形
成される。ここで、このイオン注入におけるイオン注入
条件は、イオン注入エネルギーを２００〜９００ｋｅ
Ｖ、ドーズ量を１×１０13〜１×１０14個／ｃｍ2 とす
る。さらに、レジストパターン７５をマスクとしてｐ型
不純物のＢ+ を再度イオン注入する。これによって、ｐ
型ウェル領域４２ａが形成される。なお、このｐ型ウェ
ル領域４２ａの形成の際には素子分離拡散領域６におけ
るＢ+ は素子分離領域５に注入される。ここで、このイ
オン注入におけるイオン注入条件は、イオン注入エネル
ギーを８０〜１２０ｋｅＶ、ドーズ量を５×１０11〜５
×１０12個／ｃｍ2 とする。以上の２度のイオン注入に
よって、ラッチアップ耐性に優れたリトログレード構造
をしたｐ型ウェル領域４２が形成される。その後、レジ
ストパターン７５を除去する。
【００６５】次に、図９Ａに示すように、例えばＣＶＤ
法によりｎ型エピタキシャル層２および素子分離領域５
上に第１酸化膜１７を形成する。この第１酸化膜１７の
膜厚は例えば５０〜２００ｎｍである。次に、全面にレ
ジストパターン（図示せず）を形成した後、このレジス
トパターンをマスクとして、例えばＲＩＥ法により第１
酸化膜１７をエッチングする。これによって、ｎ型エピ
タキシャル層２上の第１酸化膜１７の部分に開口１７ａ
が形成される。ここで、このＲＩＥ法におけるエッチン
グガスとしては、例えばＯ2 ガスとＣＨＦ3 ガスとの混
合ガスを用いる。その後、このレジストパターンを除去
する。続いて、熱酸化法により開口１７ａの底面のｎ型
エピタキシャル層２の表面を酸化してゲート酸化膜４７
を形成する。このゲート酸化膜４７の膜厚は例えば１０
〜３０ｎｍである。
【００６６】次に、図９Ｂに示すように、リソグラフィ
工程により所定部分に開口を有するレジストパターン７
６を形成する。その後、レジストパターン７６をマスク
として例えばＲＩＥ法により第１酸化膜１７とｎ型エピ
タキシャル層２上の酸化膜（図示せず）とを順次エッチ
ングする。ここで、このＲＩＥ法におけるエッチングガ
スとして、例えばＯ2 ガスとＣＨＦ3 ガスとの混合ガス
を用いる。これによって、開口１７ｂ、１７ｃが形成さ
れる。その後、レジストパターン７６を除去する。
【００６７】次に、図１０Ａに示すように、例えばＣＶ
Ｄ法により第１酸化膜１７およびゲート酸化膜４５を覆
うようにして全面に多結晶Ｓｉ膜７７を形成する。この
多結晶Ｓｉ膜７７の膜厚は例えば１００〜３００ｎｍで
ある。次に、リソグラフィ工程により多結晶Ｓｉ膜７７
上にレジストパターン（図示せず）を形成した後、この
レジストパターン（図示せず）をマスクとして、形成領
域３および形成領域４における多結晶Ｓｉ膜７７に選択
的にｐ型不純物のＢＦ2 + をイオン注入する。ここで、
このイオン注入におけるイオン注入条件は、イオン注入
エネルギーを３０〜７０ｋｅＶ、ドーズ量を１×１０14
〜１×１０16個／ｃｍ2 とする。その後、このレジスト
パターン（図示せず）を除去する。次に、リソグラフィ
工程により多結晶Ｓｉ膜７７上にレジストパターン（図
示せず）を形成した後、このレジストパターン（図示せ
ず）をマスクとしてｎチャネルＭＯＳトランジスタにお
ける多結晶Ｓｉ膜７７に選択的にｎ型不純物のＰ+ をイ
オン注入する。ここで、このイオン注入におけるイオン
注入条件は、イオン注入エネルギーを３０〜７０ｋｅ
Ｖ、ドーズ量を１×１０14〜２×１０16個／ｃｍ2 とす
る。
【００６８】その後、図１０Ｂに示すように、リソグラ
フィ工程により、形成領域３、形成領域４および形成領
域４０において、それぞれ所定形状のレジストパターン
７８、７９、８０を形成する。次に、これらのレジスト
パターン７８、７９、８０をマスクとして例えばＲＩＥ
法により多結晶Ｓｉ膜７７をエッチングすることによ
り、ベース取り出し電極２０、２１およびゲート電極４
７を形成する。ここで、このＲＩＥ法におけるエッチン
グガスとしては、例えばトリクロロトリフルオロメタン
（Ｃ2 Ｃｌ3 Ｆ3 ）ガスとサルファーヘキサフルオライ
ド（ＳＦ6 ）ガスとの混合ガスを用いる。
【００６９】次に、図１１Ａに示すように、リソグラフ
ィ工程により所定部分に開口を有するレジストパターン
８１を形成する。次に、レジストパターン８１およびゲ
ート電極４６をマスクとしてｎ型エピタキシャル層２に
ｎ型不純物のＡｓをイオン注入する。これによって、ｎ
チャネルＭＯＳトランジスタのソース／ドレイン領域４
３、４４が自己整合的に形成される。このイオン注入に
おけるイオン注入条件は、イオン注入エネルギーを２０
〜７０ｋｅＶ、ドーズ量を１×１０14〜１×１０16個／
ｃｍ2 とする。その後、レジストパターン８１を除去す
る。
【００７０】次に、図１１Ｂに示すように、例えばＣＶ
Ｄ法によりベース取り出し電極２０、２１およびゲート
電極４を覆うようにして、全面に第２酸化膜２２を形成
する。その後、この第２酸化膜２２上にリソグラフィ工
程により所定部分に開口を有するレジストパターン８２
を形成する。
【００７１】次に、レジストパターン８２をマスクとし
て例えばＲＩＥ法により酸化膜２２およびベース取り出
し電極２０、２１を順次エッチングすることにより、開
口１８、１９を形成する。このＲＩＥ法におけるエッチ
ング条件は、第２酸化膜２２のエッチングにおけるエッ
チングガスとして、例えばＯ2 ガスとＣＨＦ3 ガスとの
混合ガスを用い、ベース取り出し電極２０、２１のエッ
チングにおけるエッチングガスとして、例えばＣ2 Ｃｌ
3 Ｆ3 ガスとＳＦ6 ガスとの混合ガスを用いる。その
後、レジストパターン８２を除去する。
【００７２】次に、図１２Ａに示すように、例えば熱酸
化法により全面に例えば１０ｎｍの膜厚のイオン注入に
おける緩衝膜となる酸化膜（図示せず）を形成した後、
第２酸化膜２２をマスクとしてｎ型エピタキシャル層２
にｐ型不純物のＢＦ2 + をイオン注入する。これによっ
て、ｎ型エピタキシャル層２にベース層８、１３が形成
される。ここで、このイオン注入におけるイオン注入条
件としては、イオン注入エネルギーを２０〜１００ｋｅ
Ｖ、ドーズ量を１×１０13〜１×１０14個／ｃｍ2 とす
る。
【００７３】次に、図１２Ｂに示すように、例えばＣＶ
Ｄ法により、全面を覆うようにして酸化膜８３を形成す
る。この酸化膜８３の膜厚は例えば３００〜６００ｎｍ
である。その後、アニールを行うことによって、ベース
層８、１３、素子分離拡散領域６、ソース／ドレイン領
域４３、４４を活性化させる。ここで、このアニールに
おけるアニール条件は、加熱温度を８００〜９５０℃、
加熱時間を１０〜６０分とする。このアニールを行う際
に、ベース取り出し電極２０、２１から高不純物濃度の
ｐ型不純物のＢがｎ型エピタキシャル層２中に拡散され
て、ｐ+ 型のグラフトベース層９、１４が形成される。
【００７４】次に、酸化膜８３上に所定形状のレジスト
パターン（図示せず）を形成した後、このレジストパタ
ーンをマスクとして酸化膜８３の異方性エッチングを行
うことにより、図１３Ａに示すように、開口１８、１９
の内壁にサイドウォール膜２３、２４を残す。
【００７５】次に、図１３Ｂに示すように、例えばＣＶ
Ｄ法により全面に多結晶Ｓｉ膜８４を形成した後、この
多結晶Ｓｉ膜８４の全面にｎ型不純物のＡｓ+ をイオン
注入する。この多結晶Ｓｉ膜８４の膜厚は例えば５０〜
２００ｎｍである。ここで、このイオン注入におけるイ
オン注入条件は、イオン注入エネルギーを３０〜１００
ｋｅＶ、ドーズ量を１×１０15〜１×１０16個／ｃｍ2
とする。
【００７６】次に、図１４Ａに示すように、例えばＣＶ
Ｄ法により多結晶Ｓｉ膜８４上に酸化膜８５を形成す
る。この酸化膜８５の膜厚は例えば３００ｎｍである。
その後、ファーネスアニール（Furnace Anneal）を行う
ことにより多結晶Ｓｉ膜８４中の不純物をベース層８、
１３の上部に拡散し、ｎ+ 型のエミッタ層１０、１５を
形成するとともに活性化し、同時にグラフトベース層
９、１４をも活性化させる。ここで、このファーネスア
ニールにおけるアニール条件は、加熱温度を８００〜９
５０℃、加熱時間を１０〜６０分とする。
【００７７】次に、図１４Ｂに示すように、ウェットエ
ッチングを行うことにより酸化膜８５を除去した後、リ
ソグラフィ工程によりエミッタの部分を覆うようにして
レジストパターン８６、８７を形成する。次に、レジス
トパターン８６、８７をマスクとして多結晶Ｓｉ膜８４
をエッチングすることにより、エミッタ取り出し電極２
７、２８を形成する。ここで、このエッチングにおける
エッチングガスとしては、Ｃ2 Ｃｌ3 Ｆ3 ガスとＳＦ6
ガスとの混合ガスを用いる。その後、このレジストパタ
ーン８６、８７を除去する。
【００７８】次に、図１５に示すように、リソグラフィ
工程により所定部分に開口を有するレジストパターン８
８を形成した後、このレジストパターン８８をマスクと
して、例えばＲＩＥ法により第２酸化膜２２と第１酸化
膜１７とを順次エッチングすることにより、ベース取り
出し電極２０、２１、コレクタ取り出し拡散層１１、１
６およびソース／ドレイン領域４３、４４の表面を露出
させる。
【００７９】次に、図１６に示すように、例えばスパッ
タリング法により、バリアメタル層（図示せず）および
アルミニウム（Ａｌ）系金属配線層を形成した後、リソ
グラフィ工程によりレジストパターン８９ａ〜８９ｈを
形成する。その後、これらのレジストパターン８９ａ〜
８９ｈをマスクとして、バリアメタル層およびＡｌ合金
配線層をパターニングすることによりベース電極３４、
３５、エミッタ電極３６、３７、コレクタ電極３８、３
９および電極４９、５０を形成する。その後、レジスト
パターン８９ａ〜８９ｈを除去する。
【００８０】以上のようにして、図１に示すような、高
速な縦型ｎｐｎバイポーラトランジスタの第１のバイポ
ーラトランジスタ、高耐圧な縦型ｎｐｎバイポーラトラ
ンジスタの第２のバイポーラトランジスタおよびｎチャ
ネルＭＯＳトランジスタが同一のＳｉ基板１上に作製さ
れる。その後、従来公知の方法により、多層配線を形成
することによって、半導体装置を作製する。
【００８１】この第１の実施形態によれば、ｎチャネル
ＭＯＳトランジスタにおけるｎ型の分離拡散層４１と、
第２のバイポーラトランジスタにおける高耐圧化を目的
とした第２の埋め込み拡散層１２とを同時に形成するよ
うにしていることにより、第２の埋め込み拡散層１２が
ｎ型エピタキシャル層２へ広がるのを削減することがで
き、ｎ型エピタキシャル層２の膜厚を大きくすることな
く、高耐圧の縦型ｎｐｎバイポーラトランジスタを得る
ことができる。また、ｎチャネルＭＯＳトランジスタに
おいてアナログ／デジタル干渉ノイズを低減するために
必要なｎ型の分離拡散層４１を、製造工程の大幅な増加
を招くことなく形成することができるので、高速化され
た縦型ｎｐｎバイポーラトランジスタ、高耐圧化された
縦型ｎｐｎバイポーラトランジスタおよびアナログ／デ
ジタル干渉ノイズ耐性の高いＭＯＳトランジスタを同一
Ｓｉ基板１上に形成することができる。
【００８２】次に、この発明の第２の実施形態による半
導体装置について説明する。この第２の実施形態におい
ては、図１７に示すように、第２のバイポーラトランジ
スタの形成領域４において、ｎ型エピタキシャル層２中
のｎ+ 型のコレクタ取り出し拡散層１６とｎ型の第２の
埋め込み拡散層１２とに接続されるとともに、Ｓｉ基板
１とｎ型エピタキシャル層２とに接続された第３の埋め
込み拡散層９０が設けられている。この第３の埋め込み
拡散層９０の不純物濃度は第２の埋め込み拡散層１２の
不純物濃度よりも高く、第３の埋め込み拡散層９０にお
ける導電型、深さおよび不純物濃度は第１の埋め込み拡
散層７における導電型、深さおよび不純物濃度と同一で
ある。その他のことについては、第１の実施形態による
半導体装置と同様である。
【００８３】次に、この第２の実施形態による半導体装
置の製造方法について説明する。
【００８４】この第２の実施形態においては、図１８Ａ
に示すように、ｐ型のＳｉ基板１上に例えば熱酸化法に
より酸化膜９２を形成する。この酸化膜９２の膜厚は例
えば１０〜３０ｎｍである。次に、酸化膜９２上に、リ
ソグラフィ工程により所定形状のレジストパターン９３
を形成する。このレジストパターン９３は、形成領域４
と形成領域４０との上方にそれぞれ開口９４、９５を有
している。
【００８５】次に、このレジストパターン９３をマスク
としてＳｉ基板１に例えばＰ+ のｎ型不純物をイオン注
入する。ここで、このイオン注入におけるイオン注入条
件は、イオン注入エネルギーを３００ｋｅＶ〜１Ｍｅ
Ｖ、ドーズ量を１×１０13〜１×１０15個／ｃｍ2 とす
る。その後、レジストパターン９３を除去する。
【００８６】次に、図１８Ｂに示すように、Ｓｉ基板１
上に例えばＣＶＤ法により酸化膜９６を形成する。この
酸化膜９６の膜厚は例えば３００ｎｍである。次に、リ
ソグラフティ工程により酸化膜９６上に所定形状のレジ
ストパターン（図示せず）を形成した後、このレジスト
パターンをマスクとして、例えばＲＩＥ法により酸化膜
９６をエッチングすることにより開口９７、９８、９９
を形成する。その後、このレジストパターンを除去す
る。次に、酸化膜９６をマスクとして、Ｓｂ2 Ｏ3 を用
いたＳｂの気相拡散法によりＳｉ基板１中にｎ+ 型の第
１の埋め込み拡散層７、ｎ+ 型の第３の埋め込み拡散層
９０を形成する。ここで、この気相拡散における拡散条
件は、拡散温度を１２００℃、シート抵抗ρｓを２０〜
５０Ω／□、拡散深さｘｊを１〜２μｍとする。また、
この気相拡散法による拡散を行うことによりＳｉ基板１
の露出している面に自然酸化膜（図示せず）が形成され
る。その後、酸化膜９６を除去する。
【００８７】次に、図１８Ｃに示すように、Ｓｉ基板１
上にエピタキシャル成長法によりｎ型エピタキシャル層
２を成長させる。ここで、このｎ型エピタキシャル層２
の抵抗率は０．３〜５Ω・ｃｍであり、成長膜厚を０．
７〜２μｍとする。このｎ型エピタキシャル層２の成長
時において、第１の埋め込み拡散層７がｎ型エピタキシ
ャル層２の下部にまで形成され、第２の埋め込み拡散層
１２および分離拡散層４１はｎ型エピタキシャル層２と
Ｓｉ基板１との界面にまで形成される。また、第３の埋
め込み拡散層９０も第１の埋め込み拡散層７と同様に形
成される。その他のことについては、第１の実施形態と
同様である。
【００８８】以上説明したように、第１の実施形態と同
様の効果を得ることができるとともに、この第２の実施
形態による半導体装置によれば、第２のバイポーラトラ
ンジスタの寄生トランジスタ動作を抑え、さらにコレク
タ抵抗の増大を抑えることができる。また、第３の埋め
込み拡散層９０を第１の埋め込み拡散層７を同時に形成
することにより、新たに製造工程を増加させることな
く、より高耐圧化された縦型バイポーラトランジスタを
有する半導体装置を得ることができる。
【００８９】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００９０】例えば、上述の実施形態において挙げた数
値はあくまでも例に過ぎず、必要に応じてこれと異なる
数値を用いてもよい。
【００９１】また、例えば上述の第１の実施形態におい
ては、多結晶Ｓｉ膜８４からベース層８、１３への不純
物の拡散させることによるエミッタ層１０、１５の形成
および活性化をアニールにより行っているが、アニール
を行う代わりに、ＲＴＡ（Rapid Thermal Annealing 、
急速加熱）により行うようにしてもよい。このＲＴＡに
よりアニールを行う場合のアニール条件は、加熱温度を
９００〜１１００℃、加熱時間を数〜数１０秒間とす
る。
【００９２】また、例えば上述の第１の実施形態におい
ては、バーズヘッド５ａを除去する表面平坦化を、エッ
チバック法により行っているが、エッチバック法を行う
代わりにＳｉ3 Ｎ4 膜６８をエッチングストップ層とし
てＣＭＰ（Chemical Mechanical Polish）法により行う
ことも可能である。この場合には、ＣＭＰ法による研磨
後にエッチングストップ層のＳｉ3 Ｎ4 膜６８を除去す
る。
【００９３】また、例えば上述の第１の実施形態におい
ては、ｎチャネルＭＯＳトランジスタのｐ型ウェル領域
４２を形成するためのイオン注入を２度行っているが、
ｎチャネルＭＯＳトランジスタにおいて所望のしきい値
電圧ＶTHを得るために、ゲート酸化膜４５とｐ型ウェル
領域４２との界面にさらにイオン注入してもよい。
【００９４】
【発明の効果】以上説明したように、この発明による半
導体装置によれば、エピタキシャル層とＭＩＳトランジ
スタの分離拡散層とが同一導電型であり、この分離拡散
層が第１の縦型バイポーラトランジスタの第１の埋め込
み拡散層よりも深さが深く設けられており、また、エピ
タキシャル層と第２の縦型バイポーラトランジスタの第
２の埋め込み拡散層とが同一導電型であり、この第２の
埋め込み拡散層が第１の埋め込み拡散層よりも深さが深
く設けられていることにより、高速の第１の縦型バイポ
ーラトランジスタ、高耐圧の第２の縦型バイポーラトラ
ンジスタおよびＭＩＳトランジスタが混載され、ＭＩＳ
トランジスタにおけるアナログ／デジタル干渉ノイズが
低減された半導体装置を得ることができる。
【００９５】また、この発明による半導体装置の製造方
法によれば、第１のバイポーラトランジスタより耐圧が
高い第２のバイポーラトランジスタの第２の埋め込み拡
散層と、ＭＩＳトランジスタにおける分離拡散層とを同
時に形成するようにしていることにより、高速動作が可
能な第１のバイポーラトランジスタ、高耐圧な第２のバ
イポーラトランジスタおよびアナログ／デジタル干渉ノ
イズ耐性に優れたＭＯＳトランジスタを、製造工程の増
加を招くことなく同一Ｓｉ基板上に形成することができ
る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による半導体装置を
示す断面図である。
【図２】この発明の第１の実施形態による半導体装置の
不純物濃度を示すグラフである。
【図３】この発明の第１の実施形態による半導体装置の
不純物濃度を示すグラフである。
【図４】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
【図５】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
【図６】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
【図７】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
【図８】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
【図９】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
【図１０】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図１１】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図１２】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図１３】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図１４】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図１５】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図１６】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図１７】この発明の第２の実施形態による半導体装置
を示す断面図である。
【図１８】この発明の第２の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図１９】従来の技術における高速バイポーラトランジ
スタを示す断面図である。
【図２０】従来の技術における高耐圧バイポーラトラン
ジスタを示す断面図である。
【図２１】従来の技術における高速バイポーラトランジ
スタの不純物濃度分布を示すグラフである。
【図２２】従来の技術における高耐圧バイポーラトラン
ジスタの不純物濃度分布を示すグラフである。
【図２３】従来の技術におけるバイポーラＣＭＯＳトラ
ンジスタを示す断面図である。
【図２４】従来の技術におけるＭＯＳトランジスタを示
す断面図である。
【図２５】従来の技術におけるＭＯＳトランジスタの不
純物濃度分布を示すグラフである。
【符号の説明】
１・・・Ｓｉ基板、２・・・ｎ型エピタキシャル層、７
・・・第１の埋め込み拡散層、１６・・・第２の埋め込
み拡散層、４１・・・分離拡散層、４２・・・ｐ型ウェ
ル領域、９０・・・第３の埋め込み拡散層

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上にエピタキシャル層を成
    長させた半導体基板上に、第１の縦型バイポーラトラン
    ジスタと、この第１の縦型バイポーラトランジスタより
    も耐圧が高い第２の縦型バイポーラトランジスタと、こ
    の第２の縦型バイポーラトランジスタのエミッタ領域お
    よびコレクタ領域と同一導電型のチャネルのＭＩＳトラ
    ンジスタとが設けられた半導体装置であって、 上記第１の縦型バイポーラトランジスタは、上記シリコ
    ン基板の上部に設けられた、上記エピタキシャル層と同
    一導電型でかつ上記エピタキシャル層よりも不純物濃度
    が高い第１の埋め込み拡散層を備え、 上記第２の縦型バイポーラトランジスタは、上記シリコ
    ン基板の上部に設けられた、上記エピタキシャル層と同
    一導電型でかつ上記第１の埋め込み拡散層の不純物濃度
    よりも低い不純物濃度を有し、上記第１の埋め込み拡散
    層の深さよりも深い深さを有する第２の埋め込み拡散層
    を備え、 上記ＭＩＳトランジスタは、上記エピタキシャル層中に
    設けられた、上記エピタキシャル層と逆導電型のウェル
    拡散層と、上記シリコン基板の上部に設けられた、上記
    ウェル拡散層と上記シリコン基板とを分離するための上
    記エピタキシャル層と同一導電型の分離拡散層とを備え
    ていることを特徴とする半導体装置。
  2. 【請求項２】 上記第２の縦型バイポーラトランジスタ
    は、上記第２の埋め込み拡散層よりも不純物濃度が高
    い、上記第２の縦型バイポーラトランジスタのコレクタ
    領域、上記シリコン基板および上記エピタキシャル層に
    接続された第３の埋め込み拡散層をさらに備えているこ
    とを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 シリコン基板上にエピタキシャル層を成
    長させた半導体基板上に、第１の縦型バイポーラトラン
    ジスタと、この第１の縦型バイポーラトランジスタより
    も耐圧が高い第２の縦型バイポーラトランジスタと、こ
    の第２の縦型バイポーラトランジスタのエミッタ領域お
    よびコレクタ領域と同一導電型のチャネルのＭＩＳトラ
    ンジスタとが設けられ、 上記第１の縦型バイポーラトランジスタは、上記シリコ
    ン基板の上部に設けられた、上記エピタキシャル層と同
    一導電型でかつ上記エピタキシャル層よりも不純物濃度
    が高い第１の埋め込み拡散層を備え、 上記第２の縦型バイポーラトランジスタは、上記シリコ
    ン基板の上部に設けられた、上記エピタキシャル層と同
    一導電型でかつ上記第１の埋め込み拡散層の不純物濃度
    よりも低い不純物濃度を有し、上記第１の埋め込み拡散
    層の深さよりも深い深さを有する第２の埋め込み拡散層
    を備え、 上記ＭＩＳトランジスタは、上記エピタキシャル層中に
    設けられた、上記エピタキシャル層と逆導電型のウェル
    拡散層と、上記シリコン基板の上部に設けられた、上記
    ウェル拡散層と上記シリコン基板とを分離するための上
    記エピタキシャル層と同一導電型の分離拡散層とを備え
    た半導体装置の製造方法であって、 上記第２の埋め込み拡散層と上記分離拡散層とを同時に
    形成するようにしたことを特徴とする半導体装置の製造
    方法。
  4. 【請求項４】 上記第２の縦型バイポーラトランジスタ
    は、上記第２の埋め込み拡散層よりも不純物濃度が高
    い、上記第２の縦型バイポーラトランジスタのコレクタ
    領域、上記シリコン基板および上記エピタキシャル層に
    接続された第３の埋め込み拡散層をさらに備え、上記第
    ３の埋め込み拡散層を上記第１の埋め込み拡散層と同時
    に形成するようにしたことを特徴とする請求項３記載の
    半導体装置の製造方法。
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