JPS6042866A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6042866A JPS6042866A JP58150971A JP15097183A JPS6042866A JP S6042866 A JPS6042866 A JP S6042866A JP 58150971 A JP58150971 A JP 58150971A JP 15097183 A JP15097183 A JP 15097183A JP S6042866 A JPS6042866 A JP S6042866A
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- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、特にソー
ス、ドレイン領域の形状を改良したＭＩＳ型半導体装置
及びその製造方法に係る。
ス、ドレイン領域の形状を改良したＭＩＳ型半導体装置
及びその製造方法に係る。
〔発明の技術的背垣〕
近年、半導体装置（特にＭＯ８ＬＳＩ ）においては高
集積化に伴なうソース、ドレイン領域を含む不純物拡散
配線の低抵抗化が重要な技術となっている。これは、微
細化に伴なって不純物拡散配線の接合深さくｘＤが浅く
なると共に、該拡散配線の巾も小さくなり、抵抗が増７
ＪＯするからである。このようなことから、従来よりケ
゛−ト電極及びソース、ドレイン領域全形成した後、高
融点金属シリサイドをダート電極表面、及びソース、ド
レイン領域の表面に被着して低抵抗を図ることが行なわ
れている。
集積化に伴なうソース、ドレイン領域を含む不純物拡散
配線の低抵抗化が重要な技術となっている。これは、微
細化に伴なって不純物拡散配線の接合深さくｘＤが浅く
なると共に、該拡散配線の巾も小さくなり、抵抗が増７
ＪＯするからである。このようなことから、従来よりケ
゛−ト電極及びソース、ドレイン領域全形成した後、高
融点金属シリサイドをダート電極表面、及びソース、ド
レイン領域の表面に被着して低抵抗を図ることが行なわ
れている。
しかしながら、高融点金属シリサイドはＡｔなどの金属
に比べてかならずしも抵抗が十分に低くな（、ＭＯ３Ｌ
ＳＩのより一層の高速動作を行なうＶＣヲま限界があっ
た。また、ダート電極＠全形成した後に高融点金属シリ
サイドを被着する方法では素子分離領域、ダート電極、
及びノース；ドレイン領域を互いにセルファ〉インで形
成することが困難であり、ＭＯ８ＬＳＩの高集積化の妨
げとなっていた。
に比べてかならずしも抵抗が十分に低くな（、ＭＯ３Ｌ
ＳＩのより一層の高速動作を行なうＶＣヲま限界があっ
た。また、ダート電極＠全形成した後に高融点金属シリ
サイドを被着する方法では素子分離領域、ダート電極、
及びノース；ドレイン領域を互いにセルファ〉インで形
成することが困難であり、ＭＯ８ＬＳＩの高集積化の妨
げとなっていた。
本発明は１１Ｊ＋通勤作が可能で高集積度のＭＯ８ＬＳ
Ｉ等の半導体装置及びかかる半導体装置を間４ｊに製造
し得る方法を提供できるものである。
Ｉ等の半導体装置及びかかる半導体装置を間４ｊに製造
し得る方法を提供できるものである。
本願第１の発明は第１導電型の半導体基板と、この基板
底面に形成された第２導電型の不純物層及び該不純物層
上に設けられ複数の溝部により分離された金属・ぐター
ンからなるノース、ドレイン領域と、前記溝部のうちの
少なくとも１つ以上の溝部内にダート絶縁膜を介して埋
め込まれたダート電極とを具備したことを特徴とするも
のである。こうした本願第１の発明によればノース、ド
レイン領域の一構成材として金属（Ａｔ等）が用いられ
ているため、高速動作が可能なＭＯ８ＬＳＩ等の半導体
装置を得ることができる。
底面に形成された第２導電型の不純物層及び該不純物層
上に設けられ複数の溝部により分離された金属・ぐター
ンからなるノース、ドレイン領域と、前記溝部のうちの
少なくとも１つ以上の溝部内にダート絶縁膜を介して埋
め込まれたダート電極とを具備したことを特徴とするも
のである。こうした本願第１の発明によればノース、ド
レイン領域の一構成材として金属（Ａｔ等）が用いられ
ているため、高速動作が可能なＭＯ８ＬＳＩ等の半導体
装置を得ることができる。
また、本願第２の発明（ま表面に第２導電型の不純物層
を有する第１導電型、の半導体基板上に金属膜を堆積す
る工程と、少なくとも前記金属、膜の膜・厚方向に貫通
するように選択的に工、ッチング除去して複数の溝部を
形成すると共に、該溝部で分離された金属・ぐターンを
形成する工程と、＾１■記溝＝１＋のうちの少びくとも
１つ以上の底面に’ｓ’ｉ ｌｌｊ Ｌ、だ半導体基板
表面及び同溝部の側面に絶縁膜を形成する工程と、２１
１電膜な堆ｆｔ（〜だ後、該導電１ｌＩＡを選択的に除
去して溝部に導電膜を残存させる工程とを具備し、上記
工程により＋７与部内に残存させた導電膜をゲート電極
゛、該溝ン部に形成【７た漬・λ縁膜をり゛−１絶縁１
罠、前記金属パターン及びその下の第２導電型の不純物
層をノース領域又はドレイン領域とすることを特徴とす
るものである。こうした本願第２の発明によれば既述の
如くノース、じレイン領域の抵抗ヲ着しく下げることが
できると共に、ノース。
を有する第１導電型、の半導体基板上に金属膜を堆積す
る工程と、少なくとも前記金属、膜の膜・厚方向に貫通
するように選択的に工、ッチング除去して複数の溝部を
形成すると共に、該溝部で分離された金属・ぐターンを
形成する工程と、＾１■記溝＝１＋のうちの少びくとも
１つ以上の底面に’ｓ’ｉ ｌｌｊ Ｌ、だ半導体基板
表面及び同溝部の側面に絶縁膜を形成する工程と、２１
１電膜な堆ｆｔ（〜だ後、該導電１ｌＩＡを選択的に除
去して溝部に導電膜を残存させる工程とを具備し、上記
工程により＋７与部内に残存させた導電膜をゲート電極
゛、該溝ン部に形成【７た漬・λ縁膜をり゛−１絶縁１
罠、前記金属パターン及びその下の第２導電型の不純物
層をノース領域又はドレイン領域とすることを特徴とす
るものである。こうした本願第２の発明によれば既述の
如くノース、じレイン領域の抵抗ヲ着しく下げることが
できると共に、ノース。
１゛レイン領域及びデーｌ−電極を互いにセルフ了ライ
ンで形成でき、高集積度のＭＯ８ＬＳＩ等の半導体装置
′？ｉ：ｈｉｉ単に製造できる。
ンで形成でき、高集積度のＭＯ８ＬＳＩ等の半導体装置
′？ｉ：ｈｉｉ単に製造できる。
次に、本発明の実施例を図−を参照して詳細に６５ト明
する。
する。
実施例１
（１）まず、、（１００）面ｐ型シリコン基板１の全面
シこ１１型不純物、しｌえば砒素をイオン注入して不純
物一度Ｉ Ｘ ｌ Ｏ” ／Ｃ＋ＪのｎＩＱ’２’２を
形成【７た（第１図（、）図示）。なお、イオン注入の
硬に砒素全活性化するために５例えば９００℃の屋糸又
は酸素雰囲気中でアニール奮行なってもよＶ’ にの際
、酸素雰囲気中で活性化を行ｒＫ−）ＩＣ場合、シリコ
ン基板の、Ｉ＜曲に酸化膜が１「に長して砒素のアウト
ディ７−−ノヨンを避けることができるが、活性化の直
後に酸化膜を除去することが必要となぁ。また、ｎｌ曽
２の形成はイｒン注入法によるものに限らず、通常の拡
散法（そよって１１多成（７てもよいし、ｎ型不純物を
きませながらシリコンなど舎シリコン基板上にエピタキ
シャル成長させてｎｊ脅２を形成してもよい。更に、ｎ
型不純物は砒素に限らす、シリコンなどを用Ｖ・でもよ
い。
シこ１１型不純物、しｌえば砒素をイオン注入して不純
物一度Ｉ Ｘ ｌ Ｏ” ／Ｃ＋ＪのｎＩＱ’２’２を
形成【７た（第１図（、）図示）。なお、イオン注入の
硬に砒素全活性化するために５例えば９００℃の屋糸又
は酸素雰囲気中でアニール奮行なってもよＶ’ にの際
、酸素雰囲気中で活性化を行ｒＫ−）ＩＣ場合、シリコ
ン基板の、Ｉ＜曲に酸化膜が１「に長して砒素のアウト
ディ７−−ノヨンを避けることができるが、活性化の直
後に酸化膜を除去することが必要となぁ。また、ｎｌ曽
２の形成はイｒン注入法によるものに限らず、通常の拡
散法（そよって１１多成（７てもよいし、ｎ型不純物を
きませながらシリコンなど舎シリコン基板上にエピタキ
シャル成長させてｎｊ脅２を形成してもよい。更に、ｎ
型不純物は砒素に限らす、シリコンなどを用Ｖ・でもよ
い。
Ｇｉ） 次いで、シリコン基板１０１層２上に例１えは
蒸着法により厚さ８０００ＸのＡｔ膜３を堆積した後、
ＣＶＯ法によりＡＺＩＩ灸３上に例えば厚さ３０００ｉ
、（ＤＡＬ２０．Ｊ良４ ’ｃ堆績Ｌし／ｊｌ＆ｚ１図
（ｂ）図示）。
蒸着法により厚さ８０００ＸのＡｔ膜３を堆積した後、
ＣＶＯ法によりＡＺＩＩ灸３上に例えば厚さ３０００ｉ
、（ＤＡＬ２０．Ｊ良４ ’ｃ堆績Ｌし／ｊｌ＆ｚ１図
（ｂ）図示）。
なお、金属膜はＡｔ膜に代っ２てＡｕ又はＭｏ＋Ｗ＋Ｔ
ａ＋′ｒ％などの高融点金属膜を用いてもよく、かつそ
の堆積手段は蒸着法の代りにスバ、ツタ法。
ａ＋′ｒ％などの高融点金属膜を用いてもよく、かつそ
の堆積手段は蒸着法の代りにスバ、ツタ法。
ＣＶＤ法を用いてもよい。また、絶縁膜はＡｔ２ｏ３膜
に代ってＳ ＋ ０２膜、ＳＩ、Ｎ４膜を用いてもよく
、その堆積手段としてス・母ツタ法等を採用してもよい
。但し、上記の如（金属膜としてＡｔ１ｉを用いた場合
、陽極酸化を施してその上に絶縁膜としてのｈｔ２ｏ、
＋１ｍ ｋ形成してもよい。
に代ってＳ ＋ ０２膜、ＳＩ、Ｎ４膜を用いてもよく
、その堆積手段としてス・母ツタ法等を採用してもよい
。但し、上記の如（金属膜としてＡｔ１ｉを用いた場合
、陽極酸化を施してその上に絶縁膜としてのｈｔ２ｏ、
＋１ｍ ｋ形成してもよい。
０１１） 次いで、写真蝕刻法により形成されたレゾス
トパターン（図示せず）をマスクとして素子分離領域予
定部分をリアクティブイオンエツチング（ＲＩＥ）によ
りＡｔ２０．膜４ 、 Ａｔ膜３１ｎ層２１基板Ｉ表面
の順に選択的に除去して溝部５・・・全形成した。つづ
いて、レゾストノ！ターンを除去し、Ａｔ２０３膜４等
をマスクとしてｐ型不純物、例えば）３ζロンをイオン
注入法、拡散法などにより溝部５・・・底部に露出した
基板Ｉにドーピングしてフィールド反転防止用のｐ＋型
領領域６・・を形成した（第１図（ｃ）図示）。
トパターン（図示せず）をマスクとして素子分離領域予
定部分をリアクティブイオンエツチング（ＲＩＥ）によ
りＡｔ２０．膜４ 、 Ａｔ膜３１ｎ層２１基板Ｉ表面
の順に選択的に除去して溝部５・・・全形成した。つづ
いて、レゾストノ！ターンを除去し、Ａｔ２０３膜４等
をマスクとしてｐ型不純物、例えば）３ζロンをイオン
注入法、拡散法などにより溝部５・・・底部に露出した
基板Ｉにドーピングしてフィールド反転防止用のｐ＋型
領領域６・・を形成した（第１図（ｃ）図示）。
（ｉｉｉＤ 次いで、全面に例えばＣＶＤ法により厚さ
１．２μｍのＳｊＯ□膜７ｆｔ堆積して溝部５・・・内
を充分に埋め込んだ後、全面に例えば厚さ１μｍの、１
ｅリイミド樹脂膜８を被覆し、１５０〜３００℃の比較
的低温で熱処理して樹脂膜８を洒融し、表面を千石化し
た（第１図（ｄ）図示）。なお、金４膜と１７でＭｏ、
Ｗなどの高融点金ｖ４を用いた場合は、Ａｔ膜と異なり
高温熱処理が可能なため％ Ｓ ）０２膜に高ずｕ度の
燐硅化ガラス膜（ＰＳＧ膜）を堆積し、高温熱処理を施
しでＰＳＧ膜を溶融しその表面を平坦化してもよい。つ
づいてポリイミド樹脂膜８がらＳ ｔ Ｏ２膜７７ｆｔ
Ａｔ２０．膜４表面が露出するまでエツチングして溝部
５・・・内に５ｉＯｚ ７’・・・を残存させ溝部５・
・・及び５１０２７’・・・からなる素子分！１ＪＩ−
ｔｉ域（フィールド領域）９・・・全形成した（第１図
（、）図示）。
１．２μｍのＳｊＯ□膜７ｆｔ堆積して溝部５・・・内
を充分に埋め込んだ後、全面に例えば厚さ１μｍの、１
ｅリイミド樹脂膜８を被覆し、１５０〜３００℃の比較
的低温で熱処理して樹脂膜８を洒融し、表面を千石化し
た（第１図（ｄ）図示）。なお、金４膜と１７でＭｏ、
Ｗなどの高融点金ｖ４を用いた場合は、Ａｔ膜と異なり
高温熱処理が可能なため％ Ｓ ）０２膜に高ずｕ度の
燐硅化ガラス膜（ＰＳＧ膜）を堆積し、高温熱処理を施
しでＰＳＧ膜を溶融しその表面を平坦化してもよい。つ
づいてポリイミド樹脂膜８がらＳ ｔ Ｏ２膜７７ｆｔ
Ａｔ２０．膜４表面が露出するまでエツチングして溝部
５・・・内に５ｉＯｚ ７’・・・を残存させ溝部５・
・・及び５１０２７’・・・からなる素子分！１ＪＩ−
ｔｉ域（フィールド領域）９・・・全形成した（第１図
（、）図示）。
４Ｘ／）次いで、写真蝕刻法により形成されたレゾスト
・母ターン（図示せず）をマスクとしてり゛。
・母ターン（図示せず）をマスクとしてり゛。
−上電極予定部分をＲＩＥによりＡｔ２０５ ｈ ａ
＊Ａｔ膜３．ｎ層２．基板１衣面付近まで選択的に除去
して溝部１’０１ｒ１０２を形成した。これによりフィ
ールド領域す・・・と溝部１０Ｈ＊１０１により分離さ
れたソース領域、ドレイン領域或いはソースとドルイン
を兼ねるｎ領域２Ｉ〜２゜が形成され、かりＡｔ膜も同
様に分離されてＡｔパターン３．〜３５が形成される。
＊Ａｔ膜３．ｎ層２．基板１衣面付近まで選択的に除去
して溝部１’０１ｒ１０２を形成した。これによりフィ
ールド領域す・・・と溝部１０Ｈ＊１０１により分離さ
れたソース領域、ドレイン領域或いはソースとドルイン
を兼ねるｎ領域２Ｉ〜２゜が形成され、かりＡｔ膜も同
様に分離されてＡｔパターン３．〜３５が形成される。
つづいて、レゾスト・母ターンを除去した後、陽極酸化
全施して溝部１０Ｉ ＊ ７０２の底部付近に露出する
基板ｌ及びｎ領域２２＠２３＊２４表面に酸化膜１１．
１１及び同溝部１０１＋１０２の内ｍｙ壁に露出するＡ
ｔ、ぐターン３２ ｅ ３３ ＠ ３４の表面にＡｔ２
０３膜１２’、１２を形成した（第１図（ｆ）図示）。
全施して溝部１０Ｉ ＊ ７０２の底部付近に露出する
基板ｌ及びｎ領域２２＠２３＊２４表面に酸化膜１１．
１１及び同溝部１０１＋１０２の内ｍｙ壁に露出するＡ
ｔ、ぐターン３２ ｅ ３３ ＠ ３４の表面にＡｔ２
０３膜１２’、１２を形成した（第１図（ｆ）図示）。
なお、陽極酸化の代りにプラズマ酸化或いは熱酸化を施
してもよい。また、溝部１０１゜１０２内をＣＶＤ法、
スパッタ法などによりＳ １０２ ＋Ｓ’ｉ、Ｎ４＋Ａ
ｔ２０．の薄膜を形成してもよい。更に、ｄ（ｆｉｚ
７＋ 、 １１２ 、 Ａｔ２０５膜” １ ＊ １２
’２の°形成前後に溝部１０鳳 ｅ１０２底面の基板゛
ｚ ’、ｒ Ｋ ｐ型不純物或いはｎ型不純物をイオン
注入してしきい値の制御を行なってもよい。
してもよい。また、溝部１０１゜１０２内をＣＶＤ法、
スパッタ法などによりＳ １０２ ＋Ｓ’ｉ、Ｎ４＋Ａ
ｔ２０．の薄膜を形成してもよい。更に、ｄ（ｆｉｚ
７＋ 、 １１２ 、 Ａｔ２０５膜” １ ＊ １２
’２の°形成前後に溝部１０鳳 ｅ１０２底面の基板゛
ｚ ’、ｒ Ｋ ｐ型不純物或いはｎ型不純物をイオン
注入してしきい値の制御を行なってもよい。
Ｑ） 次゛いで、全面に減圧ＣＶＤ・法文は１ラズマＣ
ＶＤ法により溝部１０ｒＩＯの［１］のＡ以上の厚さの
ダート′電極材料膜、例えば多結Ｉｌムシリコン膜１３
を堆積して溝部ｚｏ１．ｔｏ２内を多結晶シリコンで充
分に埋め込んだ（詑１図（ｇ）図示）。
ＶＤ法により溝部１０ｒＩＯの［１］のＡ以上の厚さの
ダート′電極材料膜、例えば多結Ｉｌムシリコン膜１３
を堆積して溝部ｚｏ１．ｔｏ２内を多結晶シリコンで充
分に埋め込んだ（詑１図（ｇ）図示）。
例えば、溝部” Ｉ ｅ ｌ ０２のｒｌｊが］ μｎ
＋の場きは、５０００Ｘ以上（６０００Ｋ ） （１）
厚すノ多結１１＾シリコン膜ｚｓｆ堆積した。つづいて
、多結晶シリコン膜Ｚ３を全ｒＡｉエノナングし−ｒ
ｒ４部１ｏ１゜１０２１１こその開口ｉｆｆより下Ｖこ
なるように多結晶シリコンを残存させ、ダート電極１４
．．１４□。
＋の場きは、５０００Ｘ以上（６０００Ｋ ） （１）
厚すノ多結１１＾シリコン膜ｚｓｆ堆積した。つづいて
、多結晶シリコン膜Ｚ３を全ｒＡｉエノナングし−ｒ
ｒ４部１ｏ１゜１０２１１こその開口ｉｆｆより下Ｖこ
なるように多結晶シリコンを残存させ、ダート電極１４
．．１４□。
を溝部”１ｅＺ０２内に形成した（第１図（ｂ）図示）
。なお、多結晶シリコンを溝部内に残存させる手段は前
述のフィールド領域形成工程でのｓ ｔ ｏ゛２の溝部
への埋め込今と同様な他の方法ケ採用してもよい。また
、ゲート寛極材料は多結晶シリコンに限らず、ＭｏＳ’
ｌ ２ ｔｆどの金属シリサイド、或いはＡｔｌＭｏ１
Ｗなどの金属を用いてもよい。
。なお、多結晶シリコンを溝部内に残存させる手段は前
述のフィールド領域形成工程でのｓ ｔ ｏ゛２の溝部
への埋め込今と同様な他の方法ケ採用してもよい。また
、ゲート寛極材料は多結晶シリコンに限らず、ＭｏＳ’
ｌ ２ ｔｆどの金属シリサイド、或いはＡｔｌＭｏ１
Ｗなどの金属を用いてもよい。
〜し 次いで、 ＣＶＤ法停により全面にＳｉ、Ｎ４１
換１５を堆積し、更にレノスト膜１６を被覆［、た後、
レゾスト膜Ｉ６を浴融して表面を平坦化させた（第１図
（＋）図示）。なお、金属膜としてｐ、を膜９代し）に
ＭＯ傳などの高融点金属膜を用いた場合はレゾスト膜の
代りにＰＳＧ股等を使用してもよい。つづいて、、１７
ノスト膜１６ Ｔ Ｓ＋ｓＮ。
換１５を堆積し、更にレノスト膜１６を被覆［、た後、
レゾスト膜Ｉ６を浴融して表面を平坦化させた（第１図
（＋）図示）。なお、金属膜としてｐ、を膜９代し）に
ＭＯ傳などの高融点金属膜を用いた場合はレゾスト膜の
代りにＰＳＧ股等を使用してもよい。つづいて、、１７
ノスト膜１６ Ｔ Ｓ＋ｓＮ。
膜Ｉ５をＡｔ２０．膜！表面が露出するまでエツチング
して溝部”１＊Ｉ０２内のケ゛−ト電極１４１ ＋”ノ
４１上に５ｉ３Ｎ４１７１ 、 ｚ ７２ を残存させ
た（ Ｂ＋１１図（ｊ）図示）。
して溝部”１＊Ｉ０２内のケ゛−ト電極１４１ ＋”ノ
４１上に５ｉ３Ｎ４１７１ 、 ｚ ７２ を残存させ
た（ Ｂ＋１１図（ｊ）図示）。
（ｖｉｉ）次いで、写真蝕刻法によＶ） Ｓｌ、Ｎ４ｚ
ｙ ２に対応する箇所が開口されたレノスト・々ター
ンｚ８ｆ形成し、該レノストパターンｔｇｆマスクと１
．て５Ｉ３Ｎａ ’ ７２ 全Ｍ択的に除去してケ゛−
）’Ｍ電極 １１２上にコンタクトホールｘｙｆセルフ
ァラインて形成した（第１図（１０図示）。この」）も
、レゾスト・ぐターン１８の開口部には５Ｉ５Ｎ４Ｚ７
□の化Ａｔ２０３瞑４も露出しているが、それらのエツ
チングの選択性全利用することにより５Ｉ５Ｎａ １
”２のみを工、ノチング除去できる。つづいて、レノス
トパターン１８を除去し、再度写真蝕刻法によりレゾス
ト・ぜターン２０を形成した後、該レノストパターンを
マスクトシてＡｔ２０．膜４等を選択的にエツチング除
去してソース、 ｉ’ レイ’７ （！： ｆｆルＡｔ
ｔＲパターン１＊ ３２＋ ’（ｓ上の一部又は全部
にコンタクトホールｚＢ〜２１、全形成した（第１図（
１）図示）。この場合、コンタクトホール２ＩＩ、２１
２はフィールド領域９の５ＩＯ２７′に対してセルファ
フィンで形成される。なお、第１図（ｋ） 、 （１）
に示すコンタクトホールに１回のＰＥＰプロセスで形成
しでもよい、。
ｙ ２に対応する箇所が開口されたレノスト・々ター
ンｚ８ｆ形成し、該レノストパターンｔｇｆマスクと１
．て５Ｉ３Ｎａ ’ ７２ 全Ｍ択的に除去してケ゛−
）’Ｍ電極 １１２上にコンタクトホールｘｙｆセルフ
ァラインて形成した（第１図（１０図示）。この」）も
、レゾスト・ぐターン１８の開口部には５Ｉ５Ｎ４Ｚ７
□の化Ａｔ２０３瞑４も露出しているが、それらのエツ
チングの選択性全利用することにより５Ｉ５Ｎａ １
”２のみを工、ノチング除去できる。つづいて、レノス
トパターン１８を除去し、再度写真蝕刻法によりレゾス
ト・ぜターン２０を形成した後、該レノストパターンを
マスクトシてＡｔ２０．膜４等を選択的にエツチング除
去してソース、 ｉ’ レイ’７ （！： ｆｆルＡｔ
ｔＲパターン１＊ ３２＋ ’（ｓ上の一部又は全部
にコンタクトホールｚＢ〜２１、全形成した（第１図（
１）図示）。この場合、コンタクトホール２ＩＩ、２１
２はフィールド領域９の５ＩＯ２７′に対してセルファ
フィンで形成される。なお、第１図（ｋ） 、 （１）
に示すコンタクトホールに１回のＰＥＰプロセスで形成
しでもよい、。
ひきつづき、全面ｇｃ ｈｔ ＃を蒸着し、パターニン
グしてコンタクトホール２１１ ＊２１２ｆ介してＡ／
！・讐ターン３１ ＋３２の両方に接続し九Ａ乙配線２
２１及びコンタクトポール１９．２１Ｂを介ドアてゲー
ト電極Ｚ４２．ｉ−平ターン３５の両方に接続したＡｔ
配線２２２を形成してＭＯ８ＬＳＩを隼°ｌ造し′ＩＣ
（紀１図に）図示）。
グしてコンタクトホール２１１ ＊２１２ｆ介してＡ／
！・讐ターン３１ ＋３２の両方に接続し九Ａ乙配線２
２１及びコンタクトポール１９．２１Ｂを介ドアてゲー
ト電極Ｚ４２．ｉ−平ターン３５の両方に接続したＡｔ
配線２２２を形成してＭＯ８ＬＳＩを隼°ｌ造し′ＩＣ
（紀１図に）図示）。
本発明のＭＯ８ＬＳＩは膜１図（→に示す如くフィール
ド領域９で分離されたｐ型シリコン鋸板Ｉと該基板１表
面に設けられ前部１０）、１０２で分離されたｎ）１０
域２２〜２４及び１層２２〜２ししに位置するｋｌ−臂
ターン３２〜３４力）らｒ、Ｈるノース、Ｖ°レイ／領
域と、該溝部１０Ｈ＋７０２内に夫々酸化膜１’Ｚ１＋
１１２’ （ダート絶縁膜）及び屓２０．膜１２Ｈ＋
１２□を介１７て埋め込まれた多結晶シ１ノコンカ）ら
なるダート電極１４（，１４□とより構成されるＭＯＳ
）ランノスタを備えた構造になっている。し力）して
、本発明によれは次のような効果を奏する。
ド領域９で分離されたｐ型シリコン鋸板Ｉと該基板１表
面に設けられ前部１０）、１０２で分離されたｎ）１０
域２２〜２４及び１層２２〜２ししに位置するｋｌ−臂
ターン３２〜３４力）らｒ、Ｈるノース、Ｖ°レイ／領
域と、該溝部１０Ｈ＋７０２内に夫々酸化膜１’Ｚ１＋
１１２’ （ダート絶縁膜）及び屓２０．膜１２Ｈ＋
１２□を介１７て埋め込まれた多結晶シ１ノコンカ）ら
なるダート電極１４（，１４□とより構成されるＭＯＳ
）ランノスタを備えた構造になっている。し力）して
、本発明によれは次のような効果を奏する。
■ ソース、ドレイン領域【まｎ ’ｔＡ Ｍ、 ２１
〜２、及びその上に配置されたＡｔｚＲターン３１〜３
５からなるので、それら領域の抵抗を大巾に下げること
ができる。その結果、高速動作力３用’＊＠とｆＳ６と
共に、ノース、ドレイン領域の面積を小さくでき、ＬＳ
Ｉの高集積１ヒカ１Ｔｉｌ°１とｒｊる。
〜２、及びその上に配置されたＡｔｚＲターン３１〜３
５からなるので、それら領域の抵抗を大巾に下げること
ができる。その結果、高速動作力３用’＊＠とｆＳ６と
共に、ノース、ドレイン領域の面積を小さくでき、ＬＳ
Ｉの高集積１ヒカ１Ｔｉｌ°１とｒｊる。
■ ノース、ト９レイン令負域の抵抗（まＡｔＡ？ター
ン３１〜３５で決まるだめ、ｎ領域２１〜２５の娘１１
下げることができる。そのｇ来、ノース、ドレイン領域
のゾヤンクションブレイクダ゛ウン電圧の向上やダート
電極近傍でのホットエレクトロン発生抑制等の効果を達
成できる。
ン３１〜３５で決まるだめ、ｎ領域２１〜２５の娘１１
下げることができる。そのｇ来、ノース、ドレイン領域
のゾヤンクションブレイクダ゛ウン電圧の向上やダート
電極近傍でのホットエレクトロン発生抑制等の効果を達
成できる。
■ Ａｔ配線２２１ ＊ ２２２の下゛はほとんど平坦
となるため、Ａｔ配線の微細やＡｔ−配線の段切れ防止
を図ることができる。
となるため、Ａｔ配線の微細やＡｔ−配線の段切れ防止
を図ることができる。
また、本発明方法によれば次のようｆＳ ４９＞束を奏
する。
する。
０） ノース、ドレイン領域となるｈｔ−ｅターフ３１
〜３５をゲート電極１４１ ＋１４２ 及びフィールド
領域９と晶アラインでｔｂ成できるため、呆積［１より
一層向−ヒできる。
〜３５をゲート電極１４１ ＋１４２ 及びフィールド
領域９と晶アラインでｔｂ成できるため、呆積［１より
一層向−ヒできる。
（（］） ノース、ドレイン領域となるｎＩ茜２（０音
めの工程で形成され、シリコン基板ｌ−１１１まり゛−
ト電極や）４−ルド領域ｆＳどの４ｉ４遺物ｆ）＜ １
１いため、該０層２の形成するための熱処Ｊ里］二程時
において構造物と基板との熱膨張率の差ＶＣ１罠るＭ［
への歪’−４’ｅ４ｍで＊、’＋に気１直性（１） ｊ
ｖｇ 膜１ノ（ＬＳＩ？：製造できる。
めの工程で形成され、シリコン基板ｌ−１１１まり゛−
ト電極や）４−ルド領域ｆＳどの４ｉ４遺物ｆ）＜ １
１いため、該０層２の形成するための熱処Ｊ里］二程時
において構造物と基板との熱膨張率の差ＶＣ１罠るＭ［
への歪’−４’ｅ４ｍで＊、’＋に気１直性（１） ｊ
ｖｇ 膜１ノ（ＬＳＩ？：製造できる。
（９一般に〕−ス、ＳＶイン゛σ）拡散層をイオン注入
法で形成する場合、不飽１ｉ ！ｌ勿イオンのｒ古注化
やｐｎシャンクジョンの特性を良好にするための高温γ
ニールを必要とする。本発明ではこの工程の後にＡｔ膜
の蒸着やゲート電極の形成を行なうため、金属膜やｆ−
ト電極として高融点金属以外の金属も使用できるという
利点を有するＯ に）ゲート電極形成後に高温熱処理工程を使用しないた
め、ソース、ドレイン領域のｎ領域２１〜２５の端部が
ダート側へ延びることなく、微細ｆ、ｇ ＭＯＳ トラ
ンジスタの形成が可能となる。
法で形成する場合、不飽１ｉ ！ｌ勿イオンのｒ古注化
やｐｎシャンクジョンの特性を良好にするための高温γ
ニールを必要とする。本発明ではこの工程の後にＡｔ膜
の蒸着やゲート電極の形成を行なうため、金属膜やｆ−
ト電極として高融点金属以外の金属も使用できるという
利点を有するＯ に）ゲート電極形成後に高温熱処理工程を使用しないた
め、ソース、ドレイン領域のｎ領域２１〜２５の端部が
ダート側へ延びることなく、微細ｆ、ｇ ＭＯＳ トラ
ンジスタの形成が可能となる。
なお、上記実施例１では１層２の形成を金属膜（Ａｔ膜
等）の堆積前に基板表面に形成したが、これに限定され
ない。例えば箪２図に示す如くＡｔ膜３の蒸着後、砒素
等をＡｔ膜３を通してｐ型シリコン基板１にイオン注入
して１層２を形成してもよい。ま九、ｐ、ｔＩｌｌＫ等
の金属膜の堆積をリン等のｎ型不純物の雰囲気中で行な
うことにより基板表面にｎ層を形成してもよい。更に。
等）の堆積前に基板表面に形成したが、これに限定され
ない。例えば箪２図に示す如くＡｔ膜３の蒸着後、砒素
等をＡｔ膜３を通してｐ型シリコン基板１にイオン注入
して１層２を形成してもよい。ま九、ｐ、ｔＩｌｌＫ等
の金属膜の堆積をリン等のｎ型不純物の雰囲気中で行な
うことにより基板表面にｎ層を形成してもよい。更に。
第３図に示す如く、イオン注入によりｃ−ト′電極が作
られる溝部１ｏ付近の基板１表面に１’ Ｘ １０”／
ｃＪ−Ｉ Ｘ １０’ ８７ａｌｌの低濃度のｎ一層２
３をその周囲の基板ＩＱ面に−ｎ Ｉａ ２を形成して
もよい。この時、ｎ−１−２３，ｎ層２上にはＡｔ−ぞ
ターンＪ２＊Ｊ！が被覆されているため、鋲＋Ｗを低く
しても問題とならない。′この表うな構成にすれｊｆダ
ート電極１４近傍のドレイン側のｎ一層２３の濃度が低
いためホ１．トエレクトロンの発生を抑制できる。
られる溝部１ｏ付近の基板１表面に１’ Ｘ １０”／
ｃＪ−Ｉ Ｘ １０’ ８７ａｌｌの低濃度のｎ一層２
３をその周囲の基板ＩＱ面に−ｎ Ｉａ ２を形成して
もよい。この時、ｎ−１−２３，ｎ層２上にはＡｔ−ぞ
ターンＪ２＊Ｊ！が被覆されているため、鋲＋Ｗを低く
しても問題とならない。′この表うな構成にすれｊｆダ
ート電極１４近傍のドレイン側のｎ一層２３の濃度が低
いためホ１．トエレクトロンの発生を抑制できる。
上記実施例１では溝部ｋ ｎ ！１ｉを突き抜けて形成
したが、これに限定されない。例えば第４図に示す如く
溝部ＩＯが１層２の途中で止まるようにしたり、第５図
に示す如（ｎ１４２衣面上で止まるように形成してもよ
い。但し、このような方法で形成されたＭＯＳ ｌ−ラ
ンゾスタはいずれもディグレションタイｆ（ノーマリ−
オン）となる。
したが、これに限定されない。例えば第４図に示す如く
溝部ＩＯが１層２の途中で止まるようにしたり、第５図
に示す如（ｎ１４２衣面上で止まるように形成してもよ
い。但し、このような方法で形成されたＭＯＳ ｌ−ラ
ンゾスタはいずれもディグレションタイｆ（ノーマリ−
オン）となる。
上記実施例ではダート電極の形成をレゾスト膜と多結晶
シリコン膜の工、チパックにより溝部内にその開口より
下に位置するように多結晶シリコンを残存させるこ、と
により形成したが、これに限定されない。例えば第６図
に示す如くレノスト・母ターン２４をマスクとして多結
晶シリコン映ヲエッチングして溝部１０１において、は
Ａｔ２０３膜４上に延出するダート電極ｘａｌｆ、溝部
Ｉ０２においてはＡｔ２０．膜懺面と同レベルとなるよ
うに埋め込んだダート電極１４２を形成してもよい。ま
た、第７図に示す如く、溝部１０１においてのダート電
極ｘ ａ 、 ｆ ｋ１２０３膜４表面から突出させた
場合は、この後で堆積するｂ ｌ ３Ｎ４膜１５を実施
例１のｉうに選択的に除去せず、そのまま被覆した状態
にしてもよい。
シリコン膜の工、チパックにより溝部内にその開口より
下に位置するように多結晶シリコンを残存させるこ、と
により形成したが、これに限定されない。例えば第６図
に示す如くレノスト・母ターン２４をマスクとして多結
晶シリコン映ヲエッチングして溝部１０１において、は
Ａｔ２０３膜４上に延出するダート電極ｘａｌｆ、溝部
Ｉ０２においてはＡｔ２０．膜懺面と同レベルとなるよ
うに埋め込んだダート電極１４２を形成してもよい。ま
た、第７図に示す如く、溝部１０１においてのダート電
極ｘ ａ 、 ｆ ｋ１２０３膜４表面から突出させた
場合は、この後で堆積するｂ ｌ ３Ｎ４膜１５を実施
例１のｉうに選択的に除去せず、そのまま被覆した状態
にしてもよい。
上記実施例１ではフィールド領域を溝部とこの溝部に埋
め込んだ５Ｉ０２とにより形成したが、これに限定され
ない。例えば第８図に示す如く素子分離領域予定部分と
ダート電極予定部の基板１１ｏ ＩｖＪ ２ 、 Ａｌ
１良及びＡｔ２０．膜の同一工程でエツチング除去して
溝部５・・・、１０．ｍｌＯ□ を形成した後、陽極酸
化によりそれら溝部５・・・。
め込んだ５Ｉ０２とにより形成したが、これに限定され
ない。例えば第８図に示す如く素子分離領域予定部分と
ダート電極予定部の基板１１ｏ ＩｖＪ ２ 、 Ａｌ
１良及びＡｔ２０．膜の同一工程でエツチング除去して
溝部５・・・、１０．ｍｌＯ□ を形成した後、陽極酸
化によりそれら溝部５・・・。
１０１＋１’ｘに酸化膜１１＊１１１ ＋１１２ｅＡｔ
２０． ｌ藏１１ ｖ １２Ｉ＊ 、１２２ を形成し
、更に溝ｓ５・・・ｅ Ｊ ０１ ＋ ” ２に夫々多
結晶シリコンからなるダート電極ｊ４ 、、ｆ ４ ｒ
Ｉ ４１ ｅＪ ４．ｆ形成し、ひきつづき、゛ゲー
ト電極１４゜１４上及び１４．上にＳｉ、Ｎ４１７ 、
ｌ ７．１７゜を残存させ、Ａｔ配線２２１ ＋２２
２を形成してＭＯ８ＬＳＩ ｉ−造してもよい。このよ
うな連成によれば溝部ハ・・のダート電極１４に０又は
負の霜圧を１８口することによ−って、該ケ゛−ト＝−
１４をＭするトランジスタは常にオフとなり、素子分離
領域の機能をはたす。
２０． ｌ藏１１ ｖ １２Ｉ＊ 、１２２ を形成し
、更に溝ｓ５・・・ｅ Ｊ ０１ ＋ ” ２に夫々多
結晶シリコンからなるダート電極ｊ４ 、、ｆ ４ ｒ
Ｉ ４１ ｅＪ ４．ｆ形成し、ひきつづき、゛ゲー
ト電極１４゜１４上及び１４．上にＳｉ、Ｎ４１７ 、
ｌ ７．１７゜を残存させ、Ａｔ配線２２１ ＋２２
２を形成してＭＯ８ＬＳＩ ｉ−造してもよい。このよ
うな連成によれば溝部ハ・・のダート電極１４に０又は
負の霜圧を１８口することによ−って、該ケ゛−ト＝−
１４をＭするトランジスタは常にオフとなり、素子分離
領域の機能をはたす。
実施例２
中 ます、実施例１の第１図（、）の工程の後にダート
領域となる部分のＡｔ２０．膜４ 、 Ａｔ膜３をＲＩ
Ｅにより選択的にエツチング除去して溝ト１〜ＩＯを形
成した後、全面に例えば厚さ２０００Ｘの５ｔＯ２腺２
５を低圧ＣＶＤ法により堆積した。この時、溝部ＩＯ内
側壁にも充分にＳｉＯ”ＩＱ ２−５がつくようにした
（第９図（、）図示）。
領域となる部分のＡｔ２０．膜４ 、 Ａｔ膜３をＲＩ
Ｅにより選択的にエツチング除去して溝ト１〜ＩＯを形
成した後、全面に例えば厚さ２０００Ｘの５ｔＯ２腺２
５を低圧ＣＶＤ法により堆積した。この時、溝部ＩＯ内
側壁にも充分にＳｉＯ”ＩＱ ２−５がつくようにした
（第９図（、）図示）。
（Ｄ 次いで、Ｓ１０□膜２５ 會ＲＩＥなどの異方性
エツチングにより除去して溝部ｉｏ内側壁に８ ｔ Ｏ
２壁２６を残存させた（第９図（ｂ）図示）。
エツチングにより除去して溝部ｉｏ内側壁に８ ｔ Ｏ
２壁２６を残存させた（第９図（ｂ）図示）。
つづいて、熱酸化処理を施して溝部ｌＯ底面のｎ 卿ｊ
２−ヒに酸化膜Ｊ１を形成した（第９図（ｃ）図、示
）。
２−ヒに酸化膜Ｊ１を形成した（第９図（ｃ）図、示
）。
（ｉｉｉ） 次いで、実施例１と同一様な方法ｒ（より
溝部１０内ＶＣ＄ＨＭ晶シリコンからなるｒ−ト電極１
４を埋め込んだ（第９図（ａ）図示）。
溝部１０内ＶＣ＄ＨＭ晶シリコンからなるｒ−ト電極１
４を埋め込んだ（第９図（ａ）図示）。
しかして、本実施例２によればダート電極ｘ ａ トｈ
ｔ−ｅｐ−ンｓ２＋ ３ｓ トノＭ（ｒ＃部ｔ 。
ｔ−ｅｐ−ンｓ２＋ ３ｓ トノＭ（ｒ＃部ｔ 。
＋１ＩＩＩ璧の箇所）の絶縁膜を８１０２壁２６の形成
により厚くできるため、ゲート電極１４とＡｔ／ｅター
ン：４２，３３間のキャノやシタ全車さくできる。
により厚くできるため、ゲート電極１４とＡｔ／ｅター
ン：４２，３３間のキャノやシタ全車さくできる。
但し、このようにして形成されたＭＯＳ トランノスタ
はディグレヴションタイグとなる。
はディグレヴションタイグとなる。
実施例３
まず、実施例２の第９図（ｂ）の工程の後、Ａｔ２０゜
膜４及びｂ＋０２＆ ２６”ｋマスクとして０層２及び
基板１表面をエツチングして溝部２７を形成した（第１
Ｏ図（ａ）図示）。つづいて、熱酸化処理して該溝部２
７内面に酸化膜ＩＩを形成した後、多結晶シリコンから
なるダート電極１４を溝部１０．２７内に埋め込んだ（
第１０図（ｂ）図示）。
膜４及びｂ＋０２＆ ２６”ｋマスクとして０層２及び
基板１表面をエツチングして溝部２７を形成した（第１
Ｏ図（ａ）図示）。つづいて、熱酸化処理して該溝部２
７内面に酸化膜ＩＩを形成した後、多結晶シリコンから
なるダート電極１４を溝部１０．２７内に埋め込んだ（
第１０図（ｂ）図示）。
しかして、本実施例３によればエンハンスメントタイプ
で実施例２と同様グゞ−ト電極１４とＡｔｔ９ターン３
．．３３間のキャパシタを小さくしたＭＯＳ ）ランノ
スタを有するＬＳｌ、’ｉ得ることができる。
で実施例２と同様グゞ−ト電極１４とＡｔｔ９ターン３
．．３３間のキャパシタを小さくしたＭＯＳ ）ランノ
スタを有するＬＳｌ、’ｉ得ることができる。
なお、上記各実施例ではＭＯＳトランノスタを有するＬ
ＳＩについて説明したが、紀１１図に示す如く溝部１０
をＡｔ膜３．０層２．基板１表面に達するように形成し
、溝部ＩＯ側壁にＳ ＩＯ２壁、２６を形成した後、溝
９１０内にダート電極１４ｆ、直接埋め込むことにより
、シ３．−Ｊトキーパリｒ型トランノスタ、或いはＭＥ
ＳＦｇＴ （ｉ＝、作製してもよい。また、第１２図に
示す如く、溝部１０をｋｔ膜３に形成し、溝部１’０側
壁にＳｉＯ□壁２６全２６した後、溝部１０内にグーｌ
−電極１４ｆ：直接埋め込むことによりノヤンクション
ＦｇＴを作製してもよい。
ＳＩについて説明したが、紀１１図に示す如く溝部１０
をＡｔ膜３．０層２．基板１表面に達するように形成し
、溝部ＩＯ側壁にＳ ＩＯ２壁、２６を形成した後、溝
９１０内にダート電極１４ｆ、直接埋め込むことにより
、シ３．−Ｊトキーパリｒ型トランノスタ、或いはＭＥ
ＳＦｇＴ （ｉ＝、作製してもよい。また、第１２図に
示す如く、溝部１０をｋｔ膜３に形成し、溝部１’０側
壁にＳｉＯ□壁２６全２６した後、溝部１０内にグーｌ
−電極１４ｆ：直接埋め込むことによりノヤンクション
ＦｇＴを作製してもよい。
以上詳述した如く、本発明によれば＾速動作が可能で高
集積度のＭＯＳＬＳＩ等の半導体装置、並びにかかる半
導体装置を簡単に製造し７得る方法を提供できる。
集積度のＭＯＳＬＳＩ等の半導体装置、並びにかかる半
導体装置を簡単に製造し７得る方法を提供できる。
第１図（ａ）〜Ｃｍ） Ｇま本発明の実施例１における
ＭＯＳＬＳＩの製造工程金示す断面図、第２図〜第８図
は夫々実施１＋ｌＪ ｌの変形例を示す断面図、第９図
（ａ）〜（ｄ）は本発明の実施例２におけるＭＯＳＬＳ
Ｉの製造途中の工・淫を示す断面図、第１θ図（ａ）。 （ｂ）は本発明の実施例３におけるＭＯＳＬＳＩの製造
途中の工程を示す断面図、第１１図及び第１２１凶は不
発明の１１１１の実施例を示す断面図である。 ！・・・ｐ型シリコン基板、２・・・ｎｒ３．２ｓ〜２
５・・・ｎ領域、３・・・Ａｔ腺、３１〜３５・・・Ａ
ｔノｅターン、４・・・ｈｔ２ｏ、５ｙ、５，１０９１
０１．１０２ ｔ２７・・・溝部、９・・・フィール１
゛領域、ＩＩ＊１１１＊１１２・・・酸化膜、１２，１
２．．１２□、・・Ａｔ２０５膜、１４１１４＋、１４
□・・・ダート電極、２２１．２２２・・・ｋｌ配線４
２６・・・ＳｉＯ２壁。 第１図 第１図 第１図 第１図 第７図 第８図
ＭＯＳＬＳＩの製造工程金示す断面図、第２図〜第８図
は夫々実施１＋ｌＪ ｌの変形例を示す断面図、第９図
（ａ）〜（ｄ）は本発明の実施例２におけるＭＯＳＬＳ
Ｉの製造途中の工・淫を示す断面図、第１θ図（ａ）。 （ｂ）は本発明の実施例３におけるＭＯＳＬＳＩの製造
途中の工程を示す断面図、第１１図及び第１２１凶は不
発明の１１１１の実施例を示す断面図である。 ！・・・ｐ型シリコン基板、２・・・ｎｒ３．２ｓ〜２
５・・・ｎ領域、３・・・Ａｔ腺、３１〜３５・・・Ａ
ｔノｅターン、４・・・ｈｔ２ｏ、５ｙ、５，１０９１
０１．１０２ ｔ２７・・・溝部、９・・・フィール１
゛領域、ＩＩ＊１１１＊１１２・・・酸化膜、１２，１
２．．１２□、・・Ａｔ２０５膜、１４１１４＋、１４
□・・・ダート電極、２２１．２２２・・・ｋｌ配線４
２６・・・ＳｉＯ２壁。 第１図 第１図 第１図 第１図 第７図 第８図
Claims (9)
- （１） 第１導電型の半導体基板と、この基板表面に形
成された第２尋電型の不純物層及びこの不純物層上に設
けられ、複数の溝部により分離された金属パターンから
なるソース、ドレイン領域と、Ａｉ＋記枚数の溝部のう
ちの少なくとも１つ以−にの溝部内にケ０−ト絶縁膜を
介して埋め込まれたゲート′電極とを具備したことを特
徴とする半導体装置。 - （２）溝部が不純物層の厚さ以上の半導体基板内に延出
していることを特徴とする特許請求の範囲第１項記載の
半導体装置。 - （３） 溝部内のダート絶縁膜は金属パターン側の側壁
部分が半導体基板側の底面部分より厚いことを特徴とす
る特許請求の範囲第１項記載の半導体装置。 - （４） 複数の溝部のうちの一部を絶縁材で埋め込むこ
とにより素子分離領域として利用することを特徴とする
特許請求の範囲第１項記載の半導体装置。 - （５）表面に第一２導電型の不純物層を有する第１導電
型の半導体基板上に金νＡ膜を堆積する工程と、少なく
とも前記金属膜の膜厚方向に貝通するように選択的にエ
ツチング除去して複数の溝部を形成すると共に該溝部で
分離された金属・やター／色形成する工程と、前記溝部
のうちの少なくとも１つ以上の底面に露出した半導体基
板表面醍び同溝部の側面に絶縁膜を形成する工程と、導
電膜を堆積した後、該導電膜を選択的にエツチング除去
して溝部に導電膜を残存させる工程とを貝、備し、上記
工程により溝部内に残存させた導電膜をダート電極、該
溝部に形ＦｒＫ Ｌだ絶縁膜をケ゛−ト絶縁膜、Ｍｊｊ
記金属・９ターン及びその下の第２導電型の不純物層を
ノース領域又は１・゛レイン領域とすることを特徴とす
る半導体装置の製造方法。 - （６）半導体基板光面の不純物層の形成ケ、金Ｍ膜の堆
積後のイオン注入により行なうことを特徴とする特許請
求の範囲第５項記載の半導体装置の製造方法。 - （７）半導体基板表面の不純物層の形成を、不純物を含
む金属膜の堆積後、該金属膜が不純物を半導体基板に拡
散させることにより行なうことを特徴とする特許請求の
範囲第５項記載の半導体装置の製造方法。 - （８） 金属膜に溝部を形成した後、更に半導体・基板
をエツチングし絶縁膜を形成した状態において該絶縁膜
とμ板の界面が基板とその表面の不純物層の界面より下
側に位置するように溝部を形成することを特徴とする特
許請求の範囲第５項６己城の半導体装置の製造方法。 - （９） 金ｙＡ膜に溝部を形成した後、又は該溝部に絶
縁膜を形成した後に、金属・２ターンを実質的なマスク
として溝部底部の半導体基板表面に該基板と同導電型の
不純物をチャンネルイオン注入し、形成されたＭＩ８
トラン、ノスタ？シきい値電圧を制御することを特徴と
する特許請求の範囲第５項記載の半導体装置の製造方法
。 ００ 溝部内への絶縁膜の形成［８を、該溝部を含む全
面に絶縁材料からなる被膜を堆積し、これを非等方性エ
ツチングにより溝部の側壁に被膜を残存させ、更に溝部
から露出した基板表面を酸化して酸化膜を形成すること
により行なうことを特徴とする特許請求の範囲第５項記
載の半導体装置の製造方法。 （＋１） 溝部を含む全面に絶縁膜を堆積した陵、非絶
縁材料からなる被膜を堆積し、非等方性エツチングによ
り溝部の側壁に被膜を偵存させ゛ることを特徴とする特
許請求の範囲第５項記載の半導体装置の製造方法。 Ｑ枠 溝部を含む全面に被膜を堆積し、これを非等方性
エツチングにより溝部の側壁に残存させ左後、該残存被
膜を実質的なマスクとして半導体基板表面を′ｘノチン
ダして溝部を形成することを特徴とする特許請求の範囲
第５項記載の半導体装置の製造方法。 に）被膜が絶縁材料からなり、かつ残存被膜をマスクと
して半導体基板の表面をエツチングして溝部を形５シし
た後、熱ば化処理を施して同溝部内面に酸化膜を形成す
ることを特徴とする特許請求の範囲第１２′項記載の半
導体装置の製造方法。 ０４） 半導体基板として予め素子分離領域が形成され
たものを用いることを特徴とする特許請求の４・α囲第
５項記載の半導体装置の製造方法。 （■０ 金ｖＪ４＋良に形成した複数の溝部の一部に絶
、八ま材を埋め込んで素子分１１ｉＩＩ領域金形成する
こと娑峙畝′とする特許請求の範囲第５項記載の半導体
装ゴの製造方法。 頓 ダート電極としての残存導′喧膜を形成し、た１＆
、累子分１ｌＩＩ！領域用の溝部を金属・リーン領域
、及びケ９−１・電極を含む金属・やターン領域に形成
し、該（鉢部に絶縁材を埋め込んで素子分離領域を形成
することを特徴とする特許請求の範囲第５項ｉ己載の半
導体装置の製造方法。 Ｏｏ 素子分離領域用の溝部を設けた後、金属・臂ター
ン、ダート電極を実質的にマスクとじて半導体基板の表
面をエツチング除去し、ひきつづき該工、チング部を含
む溝部内に絶縁材を埋め込んで素子分離領域を形成する
ことを特徴とする特許亀青求の範囲第１６項記載の半導
体装置の製造方法。 ６→ 素子分離領域用の溝部を設けた後、金属パターン
、ダート電極を実質的にマスクとして半導体基板に該基
板と同導電型の不純物をイオン注入して反転防止層を形
成することを特徴とする特許請求の範囲第１６項記載の
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150971A JPS6042866A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置及びその製造方法 |
| US06/906,692 US4737831A (en) | 1983-08-19 | 1986-09-11 | Semiconductor device with self-aligned gate structure and manufacturing process thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150971A JPS6042866A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6042866A true JPS6042866A (ja) | 1985-03-07 |
| JPH058587B2 JPH058587B2 (ja) | 1993-02-02 |
Family
ID=15508438
Family Applications (1)
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| JP58150971A Granted JPS6042866A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JPH058587B2 (ja) | 1993-02-02 |
| US4737831A (en) | 1988-04-12 |
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