JPH01130618A - Ｃｍｏｓラッチ回路 - Google Patents

Ｃｍｏｓラッチ回路

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JPH01130618A
JPH01130618A JP63209318A JP20931888A JPH01130618A JP H01130618 A JPH01130618 A JP H01130618A JP 63209318 A JP63209318 A JP 63209318A JP 20931888 A JP20931888 A JP 20931888A JP H01130618 A JPH01130618 A JP H01130618A
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、全般的にはディジタル論理システムにおい
て採用される静的ラッチに関するものであり、より特定
的には、より高い動作信頼度とより高速の動作を提供す
るように集積回路の一部として実現するための、改良さ
れたＣＭＯＳラッチに関連する。
マイクロプロセッサ設計においてはディジタル情報を一
時的にストアするために記憶ユニットが必要であること
は一般に公知である。記憶ユニットの１つのそのような
型は静的ラッチと呼ばれる。
そのような静的ラッチの１つの実現例は、１対のインバ
ータと、一方のインバータの出力を他方のインバータの
入力に結合するフィードバック経路と、ＣＭＯ３伝送ゲ
ー斗とを含む。伝送ゲートは、共通電極（ソースまたは
ドレインリード）が予充電／放電データラインに接続さ
れかつもう一方の共通電極がインバータの入力ノードに
接続される、ＮチャネルＭＯＳトランジスタおよびＰチ
ャネルＭＯＳ）ランジスタから形成され得る。伝送ゲー
トは、ストローブ信号に応答して、ラッチ動作するよう
にデータをデータラインから入力ノードへ伝達するよう
に動作可能である。共通電極の各々は寄生容量により接
地に結合される。この型の静的ラッチの１つの不利な点
に遭遇するのは、ロー電圧論理状態がストアされて、寄
生容量と寄生容量の間に電荷分配効果を引き起こす浮動
ハイ論理状態が書込まれ、それにより入力ノードで高電
圧レベルの論理状態を減じる場合である。したがって、
それの動作における信頼度の問題が経験されるのは、入
力ノードにおける高電圧レベルがラッチのトリップ点に
達しない場合である。所与の性能を達成するために必要
なラッチのデバイスのサイズが大きければ大きいほど、
この電荷分配現象のために高電圧レベルの低減がより激
しくなる。
それゆえ、電荷分配効果により引き起こされるデータバ
ネラインの高電圧レベルの低下を除去する、改良された
ＣＭＯＳラッチを提供することが望ましいであろう。論
理遅延を減じるように高速で動作するＣＭＯＳラッチを
提供することも好都合であろう。
発明のＩ！Ｅ要 したがって、この発明の一般的な目的は、先行技術の不
利な点を克服する、改良されたＣＭＯＳラッチを提供す
ることである。
この発明の目的は、伝統的に利用可能であったものより
も高速で動作して論理遅延を減じる、改良されたＣＭＯ
Ｓラッチを提供することである。
この発明の別な目的は、電荷分配効果により引き起こさ
れるデータバスラインの高電圧レベルの低下を除去する
、改良されたＣＭＯＳラッチを提供することである。
これらの０漂および目的に従って、この発明は、Ｐチャ
ネル予充電トランジスタと、Ｐチャネル駆動トランジス
タと、Ｎチャネル駆動トランジスタと、Ｎチャネル可能
化トランジスタとを含むＣＭＯＳラッチ回路を提供する
ことに関連する。Ｐチャネル予充電トランジスタは、電
源電位に接続されるソースと、ゲートと、ドレインとを
有する。
Ｐチャネル駆動トランジスタは、電源電位に接続される
ソースと、Ｐチャネル予充電トランジスタのドレインに
接続されるゲートと、真のデータ出力端子に接続される
ドレインとを有する。Ｎチャネル駆動トランジスタは、
Ｐチャネル駆動トランジスタのドレインに接続されるド
レインと、第１の入力端子に接続されて補のデータ入力
信号を受信するゲートと、ソースとを有する。Ｎチャネ
ル可能化トランジスタは、Ｎチャネル駆動トランジスタ
のソースに接続されるドレインと、第２の入力端子に接
続されて真のロード信号を受信するゲートと、接地電位
に接続されるソースとを有する。
ラッチ回路は、真のロード信号と補のロード信号に応答
してＰチャネル駆動トランジスタのゲートに補のデータ
信号を伝達する伝送ゲートをさらに含む。直列接続され
た配置の出力トランジスタは、真のロード信号と補のロ
ード信号に応答し、かつ真のデータ出力信号と補のデー
タ出力信号に結合されて、ラッチ回路を２つの状態のう
ちの一方に維持する。
この発明の別な局面においては、ラッチ回路は、真のデ
ータ出力端子に第２の補のデータ信号をロードするため
の手段をさらに含む。
この発明のこれらおよび他の目的および利点は、全体を
通して同一の参照番号が対応する部分を示す添付の図面
に関連して読まれれば、次の詳細な説明からより十分に
明らかとなるであろう。
好ましい実施例の説明 ここで図面を参照すると、第１図にこの発明のＣＭＯＳ
ラッチ１０が示されている。ＣＭＯＳラッチ１０は、Ｐ
チャネルｒ・充電トランジスタＰ１と、Ｐチャネル駆動
トランジスタＰ２と、Ｎチャネル駆動トランジスタＮ】
と、Ｎチャネル可能化トランジスタＮ２とを含む。予充
電トランジスタＰ１は、ＣＭＯＳ技術のために典型的に
は＋５゜０ボルトである電源電圧または電位ＶＣＣにそ
のソースが接続され、そのゲートが可能化トランジスタ
Ｎ２のゲートに接続され、さらにそのドレインが駆動ト
ランジスタＰ２のゲートに接続される。
駆動トランジスタＰ２はそのソースがまた電源電位ｖＣ
Ｃに接続される。トランジスタＰ２はそのドレインが駆
動トランジスタＮ１のドレインと、出力端子１２の記憶
ノードＡと、インバータＩの入力とに接続される。イン
バータＩの出力は出力端子１４に接続される。出力端子
１２は真のデータ出力信号Ｑを与え、出力端子１４は補
のデータ出力信号Ｑを与える。駆動トランジスタＮ１は
、そのゲートが入力端子１６に接続されて？＋ｆｉのデ
ーたはＤＡＴＡ−０）に予充電される補の予充電／放電
データバスライン（示されていない）からきて、論理「
０」状態（ＤＡＴＡ霧０または−ＤＡＴＡ−１）に放電
され得る。駆動トランジスタＮ１は、そのソースが可能
化トランジスタＮ２のドレインに接続される。可能化ト
ランジスタＮ２は、そのゲートがまた入力端子１８に接
続されて真のロード信号ＬＯＡＤを受信し、そのドレイ
ンが接地電位に接続される。
ＣＭＯＳラッチ１０は、ＰチャネルＭＯＳトランジスタ
およびＮチャネルＭＯＳトランジスタから形成される、
従来のＣＭＯ３伝送ゲートＴＧをさらに含む。伝送ゲー
トＴＧは、信号入力ライン２１と、信号出力ライン２２
と、真の制御ライン２４と、補の制御ライン２６とを有
する。信号入力ライン２１は入力端子１６を介して補の
データ信号ＤＡＴＡに接続され、さらに、信号出力ライ
ン２２は駆動トランジスタＰ２のゲートに接続される。
真の制御ライン２４は、ゲートＴＧのＮチャネルＭＯＳ
トランジスタのゲート電極に接続され、かつ入力端子１
８を介し′て真のロード信号ＬＯＡＤに接続される。補
の制御ライン２６は、ゲートＴＧのＰチャネルＭＯＳト
ランジスタのゲート電極に接続され、かつ入力端子２０
を介して補のロード信号Ｌ　ＯＡ　Ｄ　ｌ：Ｐ接続され
る。真のロード信号ＬＯＡＤがハイまたは論理「１」レ
ベルにあり、かつ補のロード信号ＬＯＡＤがローまたは
論理「０」レベルにあれば、信号入力ライン２１に付与
、される補のデータ入力信号ＤＡＴＡは信号出力ライン
２２に結合される。したがって、伝送ゲートＴＧは、閉
じられるかまたはオンにされるように規定される。真の
ロード信号ＬＯＡＤがロー論理レベルにあり、かつ補の
ロード信号ＬＯＡＤがハイ論理レベルにあれば、信号入
力ライン２１に付与される補のデータ信号ＤＡＴＡは信
号出力ライン２２に結合されない。したがって、伝送ゲ
ートＴＯは、開かれるかまたはオフにされるように規定
される。
ＣＭＯＳラッチ１０は、１対のＰチャネル出力ＭＯＳ）
ランジスタＰ３およびＰ４と、１対のＮチャネル出力Ｍ
ＯＳトランジスタＮ３およびＮ４とから形成される出力
トランジスタラッチ手段をさらに含み、これらトランジ
スタはすべて直列配置に接続される。トランジスタＰ３
は、そのソースが電源電位ＶＣＣに接続され、そのゲー
トがインバータ！の出力に接続され、さらにそのドレイ
ンがトランジスタＰ４のソースに接続される。トランジ
スタＰ４は、そのゲートがトランジスタＮ２のゲートに
接続される。トランジスタＰ４は、そのドレインがトラ
ンジスタＰ２のドレインと、トランジスタＮ１のドレイ
ンと、出力端子１２と、トランジスタＮ３のドレインと
にλ己憶ノードＡで接続される。トランジスタＮ３は、
そのゲートが入力端子２０に接続されて補のロード信号
ＬＯτＤを受信し、さらにそのソースがトランジスタＮ
４のドレインに接続される。トランジスタＮ４は、その
ゲートがインバータＩの出力に接続され、そのソースが
接地電位に接続される。
ＣＭＯＳラッチ１０の動作を説明する前に、真のロード
信号ＬＯＡＤかロー論理レベル（ＬＯＡＤ−０）にあり
、かつ補のロード信号ＬＯＡＤがハイ論理レベル（ＬＯ
ＡＤ−１）にある場合、出力端子１２および１４のそれ
ぞれにある真のデータ出力信号Ｑと捕のデータ出力信号
ｑが実際にどのようにしてラッチさ賀、かつそれらの最
初の状態を無期限に維持するかを示すことが有用であろ
う。補のデータ入力信号ＤＡＴＡがハイ論理レベル（Ｄ
ＡＴＡ−１）にあり、真のデータ出力信号Ｑがロー論理
レベル（Ｑ−０）にあり、さらに補のデータ出力信号Ｑ
がハイ論理レベル（Ｑ−１）にあることが最初に仮定さ
れる。これらの状況の下では、伝送ゲートＴＧはオフに
され、トランジスタＰ１、Ｐ４、Ｎｌ、Ｎ３およびＮ４
はオンにされ、さらに、トランジスタＰ２、Ｐ３および
Ｎ２はオフにされる。したがって、トランジスタＮ３お
よびＮ４が両方ともオンにされるので、真のデータ出力
信号Ｑはロー論理レベルに維持される。
インバータＩのために、補のデータ出力信号Ｑはハイ論
理レベルに維持され、それはトランジスタＰ３をオフに
された状態に保ち、かつトランジスタＮ４をオンにされ
た状態に保つ。補のデータ入力信号ＤＡＴＡが論理「０
」レベル（ＤＡＴＡ−Ｏ）まで放電されることが可能に
されるとしても、真のデータ出力信号と補のデータ出力
信号がなおそれらの最初の状態にラッチされることがわ
かる。
−これはトランジスタＮ１をオフにするという効果をイ
イするだけで、真のデータ出力信号と補のデータ出力信
号の状態を変えない。
真のロード信号ＬＯＡＤがなおロー論理レベル（ＬＯＡ
Ｄ−０）にあれば、補のデータ入力１３号ＤＡＴＡは再
びハイ論理レベル（ＤＡＴＡ−１）にあるが、真のデー
タ入力信号Ｑはハイ論理レベル（Ｑ−１）にあり、かつ
補のデータ入力信号Ｑはロー論理レベル（＋１：！−０
）にあることがここで仮定される。これらの状況の下で
、伝送ゲートＴＧは再びオフにされ、トランジスタＰｉ
、Ｐ３、Ｐ４、Ｎ１およびＮ３はオンにされ、さらに、
トランジスタＰ２、Ｎ２およびＮ４はオフにされる。
したがって、出力トランジスタＰ３およびＰ４が両方と
もオンにされるので、真のデータ出力信号Ｑはハイ論理
レベルに維持される。インバータｌのために、補のデー
タ出力１５号ｑはロー論理レベルに維持され、それはト
ランジスタＰ３をオンにされた状態に保ち、トランジス
タＮ４をオフにされた状態に保つ。再び、！補のデータ
入力信号ＤＡＴＡが論理ｒＯＪレベル（ＤＡＴＡ−０）
まで放電されることが可能にされるとしても、真のデー
タ出力信号と補のデータ出力信号はなお最初の状態にラ
ッチされることがわかる。これは再び、トランジスタＮ
１をオフにするという効果しか有さない。
それゆえ、伝送ゲートＴＧがロード信号によりオフにさ
れる（ＬＯＡＤ−０およびＬＯＡＤ−１）場合、出力ト
ランジスタＰ３、Ｐ４、Ｎ３およびＮ４が出力トランジ
スタラッチ手段として、真のデータ出力信号と補のデー
タ出力信号を２つの最初の状態にうちの一方に無期限に
維持するよう機能することが証明されている。これは、
補のデータ入力信号ＤＡＴＡがその予充電されたハイ論
理レベルに維持されているか、それともロー論理レベル
まで放電されるかということとは無関係に、真となるで
あろう。
ラッチの動作を説明するために、真のロード信号ＬＯＡ
Ｄがハイ論理レベル（ＬＯＡＤ−１）にあり、かつ補の
ロード信号ＬＯＡＤがロー論理し〜 ベル（ＬＯＡＤ−０）にあることを仮定することがここ
で必要である。ＴＪｌの場合において、補のデータ入力
信号ＤＡＴＡが補の予充電／放電データバスラインによ
りハイ論理レベル（ＤＡＴＡ−１）まで予充電され、真
のデータ出力信号Ｑが／％イ論理レベル（Ｑ−１）にあ
り、さらに補のデータ出力ｔｉ　＋＋Ｑがロー論理レベ
ル（Ｑ−０）にあることがさらに仮定される。真のロー
ド信号ＬＯＡＤがハイ論理レベルにスイッチングするよ
り先に、伝送ゲートＴＧがオフにされ、トランジスタＰ
１、Ｐ３、Ｐ４、Ｎ１およびＮ３がオンにされ、さらに
トランジスタＰ２、Ｎ２およびＮ４がオフにされる。
真のロード信号ＬＯＡＤがハイ論理レベルにスイッチン
グし、かつ補のロード信号ＬＯＡＤがロー論理レベルに
スイッチングする場合、これは、伝送ゲートＴＧがオン
にされ、トランジスタＰ１、Ｐ４およびＮ３がオフにさ
れ、さらにトランジス“りＮ２がオンにされることを引
き起こす。補のデータ入力信号ＤＡＴＡがハイ論理レベ
ルにあるので、トランジスタＮ１はまた、真のデータ出
力信号Ｑをロー論理レベルへ引張るかまたは強制するよ
うにオンにされる。インバータ■は補のデータ出力信号
Ｑがハイ論理レベルになることを引き起こし、それはト
ランジスタＱ３をオフにし、かつトランジスタＮ４をオ
ンにする。真のロード信号ＬＯＡＤがロー論理レベルへ
スイッチングして戻れば、浦のロード信号ＬＯＡＤはト
ランジスタＮ３がオンになることをｉｆｆび引き起こし
、それにより真のデータ出力信号Ｑをロー論理レベルに
維持する０ 第２の場合では、補のデータ入力信号ＤＡＴＡがロー論
理レベル（ＤＡＴＡ−０）まで放電されることか可能に
され、真のデータ出力信号Ｑがロー論理レベル（Ｑ−０
）にあり、さらに浦のデータ出力信号Ｑがハイ論理レベ
ル（Ｑ−１）にあることがさらに仮定されるであろう。
真のロード信号ＬＯＡＤがハイ論理レベルにスイッチン
グするより先に、伝送ゲートＴＧがオフにされ、トラン
ジスタＰ１、Ｐ４、Ｎ］、Ｎ３およびＮ４がオンにされ
、さらにトランジスタＰ２、Ｐ３およびＮ２がオフにさ
れる。
真のロード１シ号ＬＯＡＤがハイ論理レベルにスイッチ
ングし、かつ補のロード信号ＬＯＡＤがロー論理レベル
にスイッチングすれば、これは、伝送ゲートＴＧがオン
にされ、トランジスタＰ１、Ｐ４およびＮ３がオフにさ
れ、さらにトランジスタＮ２がオンにされることを引き
起こす。補のデータ入力信号ＤＡＴＡがハイ論理レベル
にあるので、トランジスタＮ１は最初はオンにされるで
あろう。しかしながら、補のデータ入力信号ＤＡＴＡが
ロー論理レベルまで放電されれば、これがトランジスタ
Ｎ１をオフにし、さらに、トランジスタＰ２は真のデー
タ出力信号Ｑをハイ論理レベルに引張るかまたは強制す
るようにオンにされるであろう。インバータｌは補のデ
ータ出力信号Ｑがロー論理レベルになることを引き起こ
し、それはトランジスタＰ３をオンにし、トランジスタ
Ｎ４をオフにする。真のロードｔ＝号ＬＯＡＤがロー論
理レベルまでスイッチングして戻れば、この真のロード
信号ＬＯＡＤは再びトランジスタＰ４をオンにし、それ
により真のデータ出力信号Ｑをハイ論理レベルに維持す
る。さらに、次に伝送ゲートＴＧがオフにされ、トラン
ジスタＰ１がオンにされる。その結果、トランジスタＰ
２のゲートはハイ論理レベルに駆動され、それにより、
それが同様にオフにされることを引き起こす。伝送ゲー
トＴＧがオンにされるときはいっでも、その入力ノード
と出力ノードの両方がハイ論理レベルにあり、それの先
の状態とは無関係にラッチ回路に対するどのような電６
ｆ分配効果も回避するようにすることが認められるべき
である。
第２図には、真のデータ出力端子１２にあるラッチ記憶
ノードＡに付加的なまたは第２の補のデータ入力信号Ｄ
ＡＴＡ２をロードするための１段が設けられているとい
う点でのみ異なっている、この発明の代替の実施例１０
Ａが描かれている。
これは、ＰチャネルトランジスタＰ５およびＮチャネル
トランジスタＮ５から形成される、第２のデータ源駆動
装置回路２８およびフィードバック駆動装置回路３０を
設けることにより達成される。
駆動回路２８は、入力端子３１に付与される第２のデー
タ入力信号ＤＡＴＡ２でラッチ記憶ノードＡを駆動する
ように働く。見ての通り、トランジスタＰ５はそのソー
ス−ドレイン導通経路がトランジスタＰ３のドレインと
トランジスタＰ４のソースの間に相互接続され、さらに
、トランジスタＮ５はそのソース−ドレイン導通経路か
トランジスタＮ４のドレインとトランジスタＮ３のソー
スの間に相互接続される。トランジスタＰ５のゲートは
入力端子３２に接続されて第２の真のロード信号ＬＯＡ
Ｄ２を受信し、さらに、トランジスタＮ５のゲートは入
力端子３４に接続されて第２の補のロード信号ＬＯＡＤ
２を受ｆ：する。第２のデータ信号ＤＡＴＡ２がロード
されている場合には、トランジスタＰ５およびＮ５は記
ｊａノードＡへの駆動を不能化するように機能する。−
度にデータ信号ＤＡＴＡＩかまたはＤＡＴＡ２のうちの
一方しかロードされないことか当業者に理解されるべき
である。これらの違いを除けば、この発明の効用および
利点はこの代替の実施例に残存している。
先の詳細な説明から、電源電位■ＣＣを介して真のデー
タ出力信号Ｑをハイ論理レベルに強制するためにＰチャ
ネル駆動トランジスタＰ２が使用されるので、この発明
のＣＭＯＳランチ回路は電荷分配効果を除去し、それが
補のデータバスラインから高電圧レベルを減じることが
わかる。さらに、Ｎチャネル駆動トランジスタＮ２が補
のデータバスラインから直接駆動されているので、伝送
ゲートＴＧによるＲＣ遅延は最小限にされ、したがって
、駆動トランジスタＰ２Ｌか伝送ゲートＴＧにかかるＲ
Ｃへの負荷を与えない。その結果、信頼度に悪影響を及
ぼさずに性能を高めるために駆動トランジスタＰ２およ
びＮ１を物理的により大型に製造することが可能である
。
この発明の好ましい実施例であると現在考えられている
ものが例示されかつ説明されてきたが、この発明の真の
範囲から逸脱することなしに、種々の変化および修正が
なされ得ること、および同等物がこの発明の要素の代わ
りに使用され得ることが当業若には理解されるであろう
。さらに、この発明の中心の範囲から逸脱することなし
に、特定の状況または材料をこの発明の教示に適合させ
るように多くの修正がなされ得る。それゆえ、この発明
はこの発明を実行するために熟考された最良のモードと
して開示された特定の実施例には限定されず、しかも、
この発明が前掲の特許請求の範囲の範囲に入るすべての
実施例を含むことが意図されている。
【図面の簡単な説明】
第１図は、この発明の原理に従って構成されるＣＭＯＳ
ラッチの概略回路図である。 第２図は、この発明のＣＭＯＳラッチの第２の実施例の
概略回路図である。 図において、１０はＣＭＯＳラッチ、ＰｌはＰチャネル
予充電トランジスタ、Ｐ２はＰチャネル駆動トランジス
タ、Ｐ３およびＰ４はＰチャネル出力トランジスタ、Ｎ
１はＮチャネル駆動トランジスタ、Ｎ２はＮチャネル可
能化トランジスタ、Ｎ３およびＮ４はＮチ１−ネル出力
トランジスタＴＧは伝送ゲート、■はインバータ、Ａは
記憶ノードである。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド

Claims (13)

    【特許請求の範囲】
  1. （１）ＣＭＯＳラッチ回路であって、 電源電位（ＶＣＣ）に接続されるソースと、ゲートと、
    ドレインとを有するＰチャネル予充電トランジスタ（Ｐ
    １）と、 電源電位に接続されるソースと、前記Ｐチャネル予充電
    トランジスタ（Ｐ１）のドレインに接続されるゲートと
    、記憶ノード（Ａ）および真のデータ出力端子（１２）
    に接続されるドレインとを有するＰチャネル駆動トラン
    ジスタ（Ｐ２）と、前記Ｐチャネル駆動トランジスタ（
    Ｐ２）のドレインに接続されるドレインと、第１の入力
    端子（１６）に接続されて補のデータ入力信号を受信す
    るゲートと、ソースとを有するＮチャネル駆動トランジ
    スタ（Ｎ１）と、 前記Ｎチャネル駆動トランジスタ（Ｎ１）のソースに接
    続されるドレインと、第２の入力端子（１８）に接続さ
    れて真のロード信号を受信するゲートと、接地電位に接
    続されるソースとを有するＮチャネル可能化トランジス
    タ（Ｎ２）と、第１の入力端子（１６）に接続される信
    号入力ライン（２１）と、前記Ｐチャネル駆動トランジ
    スタ（Ｐ２）のゲートに接続される信号出力ライン（２
    ２）と、第２の入力端子（１８）に接続される真の制御
    ライン（２４）と、第３の入力端子（２０）に接続され
    て補のロード信号を受信する補の制御ライン（２６）と
    を有する伝送ゲート（ＴＧ）と、 電源電位に接続されるソースと、補のデータ出力端子（
    １４）に接続されるゲートと、ドレインとを有する第１
    のＰチャネル出力トランジスタ（Ｐ３）と、 前記第１のＰチャネル出力トランジスタ（Ｐ３）のドレ
    インに接続されるソースと、前記Ｎチャネル可能化トラ
    ンジスタ（Ｎ２）のゲートに接続されるゲートと、記憶
    ノード（Ａ）に接続されるドレインとを有する第２のＰ
    チャネル出力トランジスタ（Ｐ４）と、 記憶ノード（Ａ）に接続されるドレインと、第３の入力
    端子に接続されるゲートと、ソースとを有する第１のＮ
    チャネル出力トランジスタ（Ｎ３）と、 前記第１のＮチャネル出力トランジスタ（Ｎ３）のソー
    スに接続されるドレインと、補のデータ出力端子（１４
    ）に接続されるゲートと、接地電位に接続されるソース
    とを有する第２のＮチャネル出力トランジスタ（Ｎ４）
    と、 記憶ノード（Ａ）に接続される入力と、補のデータ出力
    端子（１４）に接続される出力とを有するインバータ（
    Ｉ）とを含む、ＣＭＯＳラッチ回路。
  2. （２）前記伝送ゲートがＰチャネルトランジスタとＮチ
    ャネルトランジスタとから形成される、請求項１に記載
    のＣＭＯＳラッチ回路。
  3. （３）真の制御ライン（２４）が前記伝送ゲート（ＴＧ
    ）のＮチャネルトランジスタのゲート電極に接続され、
    さらに、補の制御ライン（２６）が前記伝送ゲート（Ｔ
    Ｇ）のＰチャネルトランジスタのゲート電極に接続され
    る、請求項２に記載のＣＭＯＳラッチ回路。
  4. （４）前記真のロード信号がハイ論理レベルにあり、か
    つ前記補のロード信号がロー論理レベルにある場合に、
    前記伝送ゲート（ＴＧ）がオンにされる、請求項３に記
    載のＣＭＯＳラッチ回路。
  5. （５）前記補のデータ入力信号が、普通は、ハイ論理レ
    ベルを提供するように予充電され、かつロー論理レベル
    を提供するように放電される、請求項４に記載のＣＭＯ
    Ｓラッチ回路。
  6. （６）真のデータ出力信号がハイ論理レベルにあり、か
    つ補のデータ入力信号がハイ論理レベルにある場合には
    、前記Ｎチャネル駆動トランジスタ（Ｎ１）がオンにさ
    れ、真のデータ出力信号をロー論理レベルに引張る、請
    求項５に記載のＣＭＯＳラッチ回路。
  7. （７）真のデータ出力信号がロー論理レベルにあり、か
    つ補のデータ入力信号がロー論理レベルにある場合には
    、前記Ｐチャネル駆動トランジスタ（Ｐ２）がオンにさ
    れ、真のデータ出力信号をハイ論理レベルに引張る、請
    求項５に記載のＣＭＯＳラッチ回路。
  8. （８）前記記憶ノード（Ａ）に第２の補のデータ入力信
    号をロードするための手段をさらに含む、請求項１に記
    載のＣＭＯＳラッチ回路。
  9. （９）前記ロード手段が、記憶ノード（Ａ）に結合され
    て第２のデータ入力信号で真のデータ出力端子（１２）
    を駆動するための駆動装置回路手段（２８）と、記憶ノ
    ード（Ａ）に結合されかつ第２の真のロード信号および
    第２の補のロード信号に応答して、前記第２の補のデー
    タ入力信号がロードされている場合にはそれの駆動を不
    能化するためのフィードバック駆動装置手段（３０）と
    を含む、請求項８に記載のＣＭＯＳラッチ回路。
  10. （１０）前記フィードバック駆動装置手段が、前記第１
    のＰチャネル出力トランジスタ（Ｐ３）のドレインと前
    記第２のＰチャネル出力トランジスタ（Ｐ４）のソース
    との間でソース−ドレイン導通経路が相互接続されるＰ
    チャネルトランジスタ（Ｐ５）と、前記第２のＮチャネ
    ル出力トランジスタ（Ｎ４）のドレインと前記Ｎチャネ
    ル出力トランジスタ（Ｎ３）のソースとの間でソース−
    ドレイン導通経路が相互接続されるＮチャネルトランジ
    スタ（Ｎ５）とを含み、前記トランジスタ（Ｐ５）のゲ
    ートが前記第２の真のロード信号に接続され、前記トラ
    ンジスタ（Ｎ５）のゲートが前記第２のロード信号を受
    信するように接続される、請求項９に記載のＣＭＯＳラ
    ッチ回路。
  11. （１１）ＣＭＯＳラッチ回路であって、 電源電位（ＶＣＣ）に接続されるソースと、ゲートと、
    ドレインとを有するＰチャネル予充電トランジスタ（Ｐ
    １）と、 電源電位に接続されるソースと、前記Ｐチャネル予充電
    トランジスタ（Ｐ１）のドレインに接続されるゲートと
    、記憶ノード（Ａ）および真のデータ出力端子（１２）
    に接続されるドレインとを有するＰチャネル駆動トラン
    ジスタ（Ｐ２）と、前記Ｐチャネル駆動トランジスタ（
    Ｐ２）のドレインに接続されるドレインと、第１の入力
    端子（１６）に接続されて補のデータ入力信号を受信す
    るゲートと、ソースとを有するＮチャネル駆動トランジ
    スタ（Ｎ１）と、 前記Ｎチャネル駆動トランジスタ（Ｎ１）のソースに接
    続されるドレインと、前記入力端子（１８）に接続され
    て真のロード信号を受信するゲートと、接地電位に接続
    されるソースとを有するＮチャネル可能化トランジスタ
    （Ｎ２）と、 真のロード信号と補のロード信号に応答して、前記補の
    データ入力信号を前記Ｐチャネル駆動トランジスタ（Ｐ
    ２）のゲートに伝達するための伝送ゲート手段と、 前記真のロード信号および補のロード信号と真のデータ
    出力信号および補のデータ出力信号とに応答して、前記
    ラッチ回路を２個の状態のうちの一方に維持するための
    出力トランジスタ手段とを含む、ＣＭＯＳラッチ回路。
  12. （１２）前記伝送ゲート手段がＰチャネルトランジスタ
    とＮチャネルトランジスタとから形成される、請求項１
    １に記載のＣＭＯＳラッチ回路。
  13. （１３）前記出力トランジスタ手段が１対のＰチャネル
    出力トランジスタ（Ｐ３、Ｐ４）と１対のＮチャネル出
    力トランジスタ（Ｎ３、Ｎ４）とを含み、すべてが直列
    に接続される、請求項１１に記載のＣＭＯＳラッチ回路
    。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100392037B1 (ko) * 2000-02-29 2003-07-23 가부시끼가이샤 도시바 논리 연산 기능을 포함한 반도체 집적 회로

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0520830A3 (en) * 1991-06-28 1993-03-17 Texas Instruments Incorporated Apparatus and method for ecl-like signal to cmos signal conversion
US5361229A (en) * 1993-04-08 1994-11-01 Xilinx, Inc. Precharging bitlines for robust reading of latch data
JP3229164B2 (ja) * 1994-07-28 2001-11-12 インターナショナル・ビジネス・マシーンズ・コーポレーション ラッチ回路
US5461331A (en) * 1994-07-28 1995-10-24 International Business Machines Corporation Dynamic to static logic translator or pulse catcher
US5576651A (en) * 1995-05-22 1996-11-19 International Business Machines Corporation Static/dynamic flip-flop
US5936449A (en) * 1997-09-08 1999-08-10 Winbond Electronics Corporation Dynamic CMOS register with a self-tracking clock
DE19743347C2 (de) * 1997-09-30 1999-08-12 Siemens Ag RS-Flip-Flop mit Enable-Eingängen
US7138850B1 (en) 2004-02-04 2006-11-21 Marvell Semiconductor Israel Ltd High-gain synchronizer circuitry and methods
US8786307B2 (en) * 2011-06-28 2014-07-22 Texas Instruments Incorporated Bias temperature instability-resistant circuits
US9178499B2 (en) * 2014-02-27 2015-11-03 Texas Instruments Incorporated Low-power offset-stored latch
US10867641B2 (en) 2018-09-14 2020-12-15 Toshiba Memory Corporation Data latch circuit and semiconductor memory device
CN110912552B (zh) * 2018-09-14 2023-12-08 铠侠股份有限公司 数据锁存电路以及半导体存储装置
CN113644907B (zh) * 2021-08-31 2023-07-07 复旦大学 由共栅互补场效应晶体管构建的d锁存器
US12278624B2 (en) * 2022-02-11 2025-04-15 Pratt & Whitney Canada Corp. Logic circuit for providing a signal value after a predetermined time period and method of using same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3739193A (en) * 1971-01-11 1973-06-12 Rca Corp Logic circuit
JPS5338373A (en) * 1976-09-20 1978-04-08 Seiko Epson Corp Ic for watch
US4506167A (en) * 1982-05-26 1985-03-19 Motorola, Inc. High speed logic flip-flop latching arrangements including input and feedback pairs of transmission gates
US4629909A (en) * 1984-10-19 1986-12-16 American Microsystems, Inc. Flip-flop for storing data on both leading and trailing edges of clock signal
US4617480A (en) * 1984-10-22 1986-10-14 Motorola, Inc. High speed data synchronizer which minimizes circuitry

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100392037B1 (ko) * 2000-02-29 2003-07-23 가부시끼가이샤 도시바 논리 연산 기능을 포함한 반도체 집적 회로

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