JPS622328B2 - - Google Patents
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- JPS622328B2 JPS622328B2 JP56049753A JP4975381A JPS622328B2 JP S622328 B2 JPS622328 B2 JP S622328B2 JP 56049753 A JP56049753 A JP 56049753A JP 4975381 A JP4975381 A JP 4975381A JP S622328 B2 JPS622328 B2 JP S622328B2
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- JP
- Japan
- Prior art keywords
- carry
- output
- bit
- arithmetic
- alu
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them
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- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明は演算装置に係り、特に多ビツトの算術
論理演算回路に関する。
論理演算回路に関する。
多ビツトの算術論理演算回路（以下ALUと呼
ぶ）において、多進数の演算を行うう場合、従来
の最上位ビツトからキヤリーしか出力されない
ALUを用いて多進数の演算を行うには、多進数
の処理をソフトウエアーで処理しなければなら
ず、シスチムを設計する上でソフトウエアーに多
大な負担がかかつていた。例えば第１図で示すよ
うな一つの64進数Ａと他の64進数Ｂとの加算を行
い、その結果即ち６ビツト目よりのキヤリーなし
の場合３０又は６ビツト目よりのキヤリー有りの
場合３１により二分岐するような処理を、従来の
８ビツト（8bit）ALUで実行しようとすれば、第
２図に示すようなソフトウエアーで処理する方法
しかなかつた。まず、６ビツトの第１のデータＡ
と〔Ｃ，Ｏ〕すなわち論理値配列〔１、１、０、
０、０、０、０、０、〕とのOR出力としても、８
ビツトの第１のデータA′を得る。次に、６ビツ
トの第２のデータＢと〔３，Ｆ〕すなわち論理値
配列〔０、０、１、１、１、１、１、１、〕との
AND出力として、８ビツトの第２のデータB′を
得る。そして、第１及び第２のデータA′とB′と
を加算する。特に、８ビツト目よりキヤリー出力
がない場合においては、この加算値と前記〔３，
Ｆ〕とのAND出力を得て、目的とするＣすなわ
ち６ビツトの加算値を得るものである。
ぶ）において、多進数の演算を行うう場合、従来
の最上位ビツトからキヤリーしか出力されない
ALUを用いて多進数の演算を行うには、多進数
の処理をソフトウエアーで処理しなければなら
ず、シスチムを設計する上でソフトウエアーに多
大な負担がかかつていた。例えば第１図で示すよ
うな一つの64進数Ａと他の64進数Ｂとの加算を行
い、その結果即ち６ビツト目よりのキヤリーなし
の場合３０又は６ビツト目よりのキヤリー有りの
場合３１により二分岐するような処理を、従来の
８ビツト（8bit）ALUで実行しようとすれば、第
２図に示すようなソフトウエアーで処理する方法
しかなかつた。まず、６ビツトの第１のデータＡ
と〔Ｃ，Ｏ〕すなわち論理値配列〔１、１、０、
０、０、０、０、０、〕とのOR出力としても、８
ビツトの第１のデータA′を得る。次に、６ビツ
トの第２のデータＢと〔３，Ｆ〕すなわち論理値
配列〔０、０、１、１、１、１、１、１、〕との
AND出力として、８ビツトの第２のデータB′を
得る。そして、第１及び第２のデータA′とB′と
を加算する。特に、８ビツト目よりキヤリー出力
がない場合においては、この加算値と前記〔３，
Ｆ〕とのAND出力を得て、目的とするＣすなわ
ち６ビツトの加算値を得るものである。
しかしながら、この従来の方法では演算の結果
出じる６ビツト目から７ビツト目へのキヤリー信
号を、ALUの８ビツト目から出力させるために
あらかじめ64進数Ａの７ビツト目及び８ビツト目
に“１”をセツトし、他の64進数Ｂの７ビツト及
び８ビツト目に“０”をセツトするという処理が
必要となつてくる。このため、この従来の方法で
はソフトウエアのステツプ数が増加し、また加算
の結果による分岐命令と、減算の結果による分岐
命令とを処理するためには別々の処理が必要とな
り、ソフトウエアが非常に複雑になるという欠点
があつた。また多種類の多進数を用いた場合もそ
れぞれ別々のソフトウエアが必要となり、大幅に
ステツプ数が増加してしまう。
出じる６ビツト目から７ビツト目へのキヤリー信
号を、ALUの８ビツト目から出力させるために
あらかじめ64進数Ａの７ビツト目及び８ビツト目
に“１”をセツトし、他の64進数Ｂの７ビツト及
び８ビツト目に“０”をセツトするという処理が
必要となつてくる。このため、この従来の方法で
はソフトウエアのステツプ数が増加し、また加算
の結果による分岐命令と、減算の結果による分岐
命令とを処理するためには別々の処理が必要とな
り、ソフトウエアが非常に複雑になるという欠点
があつた。また多種類の多進数を用いた場合もそ
れぞれ別々のソフトウエアが必要となり、大幅に
ステツプ数が増加してしまう。
本発明の目的は、多種類の多進数演算を簡単に
実行できる多進数算術論理演算回路を有する演算
装置を提供することにある。
実行できる多進数算術論理演算回路を有する演算
装置を提供することにある。
本発明は、多ビツトの算術論理機能を有する演
算装置において、任意のビツトからの桁上げ信号
を禁止もしくは可能にする手段と、この桁上げ信
号を外部に取り出す手段と、これらの手段の処理
をどのビツトのキヤリーに対して行なうかを選択
する手段とを有することを特徴とする演算装置で
ある。
算装置において、任意のビツトからの桁上げ信号
を禁止もしくは可能にする手段と、この桁上げ信
号を外部に取り出す手段と、これらの手段の処理
をどのビツトのキヤリーに対して行なうかを選択
する手段とを有することを特徴とする演算装置で
ある。
本発明によれば、多種類の多進数演算を簡単に
実行し得る回路を有しているため、特にソフトウ
エアの負担を大幅に少なくすることができる。
実行し得る回路を有しているため、特にソフトウ
エアの負担を大幅に少なくすることができる。
次に図面を参照して本発明を詳細に説明する。
第３図は、本発明の一実施例を示したブロツク図
である。回路１乃至８はそれぞれ１ビツトの
ALUであり、このうちALU１のキヤリー出力は
ALU２のキヤリー入力に、ALU２のキヤリー出
力はALU３のキヤリ入力に、ALU３のキヤリー
出力はALU４のキヤリー入力に、ALU４のキヤ
リー出力はALU５のキヤリー入力に、ALU５の
キヤリー出力はALU６のキヤリー入力に、それ
ぞれ接続している。ALU６のキヤリー出力はト
ランスフアゲート１２，１３の入力となりトラン
スフアゲート１２，１３のゲートにはそれぞれ第
１の信号端子３２、インバータ９が接続されてい
る。トランスフアゲート１４のゲートには第１の
信号端子３２が接続されこの出力側は、ALU７
のキヤリー入力に、入力側は接地されている。ト
ランスフアゲート１３の出力もALU７のキヤリ
ー入力に接続され、ALU７のキヤリー出力は
ALU８のキヤリー入力に接続されている。トラ
ンスフアゲート１１の入力は接地されており、出
力はトランスフアゲート１２の出力とともに第２
の信号端子３３となつている。トランスフアゲー
ト１１のゲートにはインバータ１０の出力が接続
されている。ここで第１の信号端子３２入力は他
の回路からこのALUを制御するために信号であ
り、第２の端子３３の出力は多進数演算を行なつ
た時のキヤリー信号を外部の回路へ出力する信号
である。この第３図において第１の信号端子３２
の入力が“０”のときインバータ９，１０の出力
は共に“１”となり、このためトランスフアゲー
ト１１，１３がオン（ON）し、トランスフアゲ
ート１２，１４はオフ（OFF）となつて、ALU
６のキヤリー出力はそのままALU７のキヤリー
入力に入る。また、第２の信号端子３３は、トラ
ンスフアゲート１１がオン（ON）しているため
“０”レベルとなる。従つてこの状態においては
従来の８ビツトALUと同じ動作を行うことがで
きる。
第３図は、本発明の一実施例を示したブロツク図
である。回路１乃至８はそれぞれ１ビツトの
ALUであり、このうちALU１のキヤリー出力は
ALU２のキヤリー入力に、ALU２のキヤリー出
力はALU３のキヤリ入力に、ALU３のキヤリー
出力はALU４のキヤリー入力に、ALU４のキヤ
リー出力はALU５のキヤリー入力に、ALU５の
キヤリー出力はALU６のキヤリー入力に、それ
ぞれ接続している。ALU６のキヤリー出力はト
ランスフアゲート１２，１３の入力となりトラン
スフアゲート１２，１３のゲートにはそれぞれ第
１の信号端子３２、インバータ９が接続されてい
る。トランスフアゲート１４のゲートには第１の
信号端子３２が接続されこの出力側は、ALU７
のキヤリー入力に、入力側は接地されている。ト
ランスフアゲート１３の出力もALU７のキヤリ
ー入力に接続され、ALU７のキヤリー出力は
ALU８のキヤリー入力に接続されている。トラ
ンスフアゲート１１の入力は接地されており、出
力はトランスフアゲート１２の出力とともに第２
の信号端子３３となつている。トランスフアゲー
ト１１のゲートにはインバータ１０の出力が接続
されている。ここで第１の信号端子３２入力は他
の回路からこのALUを制御するために信号であ
り、第２の端子３３の出力は多進数演算を行なつ
た時のキヤリー信号を外部の回路へ出力する信号
である。この第３図において第１の信号端子３２
の入力が“０”のときインバータ９，１０の出力
は共に“１”となり、このためトランスフアゲー
ト１１，１３がオン（ON）し、トランスフアゲ
ート１２，１４はオフ（OFF）となつて、ALU
６のキヤリー出力はそのままALU７のキヤリー
入力に入る。また、第２の信号端子３３は、トラ
ンスフアゲート１１がオン（ON）しているため
“０”レベルとなる。従つてこの状態においては
従来の８ビツトALUと同じ動作を行うことがで
きる。
さて、第１の信号端子３２の入力を“１”レベ
ルにすれば、インバータ９，１０の出力は“０”
となつて、トランスフアゲート１３はOFFし、
１４はONしてALU７のキヤリー入力は常に
“０”となる。そのため、ALU６からALU７への
キヤリーは入らなくなり、ALU６のキヤリー出
力はトランスフアゲート１２がONしているため
に第２の信号端子３３へ出力される。従つて、こ
の状態で演算を行なえば、６ビツト目から７ビツ
ト目へのキヤリーは禁止され、もし６ビツト目か
ら７ビツト目へのキヤリーがあれば、この信号は
端子３３へ出力される。この信号端子３３の出力
により、次の命令をスキツプさせるようにすれば
よい。このように第１の信号端子３２を使用する
ことにより、従来の８ビツトALUの機能と64進
数の演算機能即ち６ビツトの機能とを目的に応じ
て切換えながら、しかも第１図で示したような分
岐命令も唯１ステツプで実行することができる。
ルにすれば、インバータ９，１０の出力は“０”
となつて、トランスフアゲート１３はOFFし、
１４はONしてALU７のキヤリー入力は常に
“０”となる。そのため、ALU６からALU７への
キヤリーは入らなくなり、ALU６のキヤリー出
力はトランスフアゲート１２がONしているため
に第２の信号端子３３へ出力される。従つて、こ
の状態で演算を行なえば、６ビツト目から７ビツ
ト目へのキヤリーは禁止され、もし６ビツト目か
ら７ビツト目へのキヤリーがあれば、この信号は
端子３３へ出力される。この信号端子３３の出力
により、次の命令をスキツプさせるようにすれば
よい。このように第１の信号端子３２を使用する
ことにより、従来の８ビツトALUの機能と64進
数の演算機能即ち６ビツトの機能とを目的に応じ
て切換えながら、しかも第１図で示したような分
岐命令も唯１ステツプで実行することができる。
第４図は本発明の他の一実施例を示すブロツク
図である。第３図と異なるところは、64進数の演
算（６ビツト必要）の他に32進数の演算も可能に
するために、ALU５のキヤリー出力をトランス
フアゲート２１を介してALU５のキヤリー入力
に接続し、また32進数の演算と64進数の演算を切
り換えるために32進数の演算モードの指定を行う
第１のモードレジスタ28，64進数の演算モードを
指定する第２のモードレジスタ２７を持ち、第１
のモードレジスタ２８の出力は入力側が接地され
ているトランスフアゲート２０のゲートに接続さ
れ、トランスフアゲート２０の出力はALU６の
キヤリー入力に接続されている。また第１のモー
ドレジスタ２８の出力はインバータ２２に接続さ
れ、インバータ２２の出力はトランスフアゲート
２１のゲートに接続されている。第１及び第２の
モードレジスタ２８，２７の出力は、それぞれ
ALU５，ALU６のキヤリー出力を入力に持つト
ランスフアゲート２３，２４のゲートと、NOR
ゲート２５の入力となつており、NORゲート２
５の出力は片方が接地されているトランスフアゲ
ート２６のゲートに接続され、トランスフアゲー
ト２３，２４，２６の出力は第３の信号線３４と
なり、この信号線の出力は、次命令スキツプ回路
２９に接続されている。
図である。第３図と異なるところは、64進数の演
算（６ビツト必要）の他に32進数の演算も可能に
するために、ALU５のキヤリー出力をトランス
フアゲート２１を介してALU５のキヤリー入力
に接続し、また32進数の演算と64進数の演算を切
り換えるために32進数の演算モードの指定を行う
第１のモードレジスタ28，64進数の演算モードを
指定する第２のモードレジスタ２７を持ち、第１
のモードレジスタ２８の出力は入力側が接地され
ているトランスフアゲート２０のゲートに接続さ
れ、トランスフアゲート２０の出力はALU６の
キヤリー入力に接続されている。また第１のモー
ドレジスタ２８の出力はインバータ２２に接続さ
れ、インバータ２２の出力はトランスフアゲート
２１のゲートに接続されている。第１及び第２の
モードレジスタ２８，２７の出力は、それぞれ
ALU５，ALU６のキヤリー出力を入力に持つト
ランスフアゲート２３，２４のゲートと、NOR
ゲート２５の入力となつており、NORゲート２
５の出力は片方が接地されているトランスフアゲ
ート２６のゲートに接続され、トランスフアゲー
ト２３，２４，２６の出力は第３の信号線３４と
なり、この信号線の出力は、次命令スキツプ回路
２９に接続されている。
この第４図の回路においては、第２、第１のモ
ードレジスタ２７，２８が共に“０”の場合は、
インバータ９，２９の出力は“１”となつて、ト
ランスフアゲート１３，２１がONし、ALU５，
６からのキヤリーはそのままALU６，７に入
る。また、NORゲート２５の出力は“１”とな
るため、トランスフアゲート２６がONして、第
３の信号線の出力は“０”となり、通常の８ビツ
トALUと同じ動作を行う。
ードレジスタ２７，２８が共に“０”の場合は、
インバータ９，２９の出力は“１”となつて、ト
ランスフアゲート１３，２１がONし、ALU５，
６からのキヤリーはそのままALU６，７に入
る。また、NORゲート２５の出力は“１”とな
るため、トランスフアゲート２６がONして、第
３の信号線の出力は“０”となり、通常の８ビツ
トALUと同じ動作を行う。
次に、第２のモードレジスタ２７に“１”をセ
ツトすると、NORゲート２５の出力は“０”と
なり、トランスフアゲート２６はOFFし、２４
はONしてALU６のキヤリー出力は第３の信号線
３４に出力され、トランスフアゲート１３は
OFFして、ALU７にキヤリーは上らなくなるた
め、64進数の演算を行うことができる。
ツトすると、NORゲート２５の出力は“０”と
なり、トランスフアゲート２６はOFFし、２４
はONしてALU６のキヤリー出力は第３の信号線
３４に出力され、トランスフアゲート１３は
OFFして、ALU７にキヤリーは上らなくなるた
め、64進数の演算を行うことができる。
また、第２のモードレジスタ２８に“１”をセ
ツトした場合はトランスフアゲート２０，２３が
ONし、２１，２６がOFFするために、ALU５の
キヤリー出力が第３の信号線３４の出力となり、
次命令スキツプ回路２９に入り、この状態では32
進数の演算を行うことができる。第４図において
第３の信号線３４は他のコントロール回路に接続
してもよく、モードレジスタ２７，２８はフリツ
プフロツプ等の回路でもよく、他の回路よりの制
御信号でもよい。
ツトした場合はトランスフアゲート２０，２３が
ONし、２１，２６がOFFするために、ALU５の
キヤリー出力が第３の信号線３４の出力となり、
次命令スキツプ回路２９に入り、この状態では32
進数の演算を行うことができる。第４図において
第３の信号線３４は他のコントロール回路に接続
してもよく、モードレジスタ２７，２８はフリツ
プフロツプ等の回路でもよく、他の回路よりの制
御信号でもよい。
以上説明したように本発明によれば、複数の多
進数演算を、その演算モードをハード的に指定す
ることにより容易に実行できるため、ソフトウエ
アーに依存する必要がなく、多進数演算を行うた
めの従来のソフトウエア面において大幅なステツ
プの縮小が実現できまた音声合成等のリアルタイ
ム処理が必要なシステムにおいては特に大きな効
果が得られる。
進数演算を、その演算モードをハード的に指定す
ることにより容易に実行できるため、ソフトウエ
アーに依存する必要がなく、多進数演算を行うた
めの従来のソフトウエア面において大幅なステツ
プの縮小が実現できまた音声合成等のリアルタイ
ム処理が必要なシステムにおいては特に大きな効
果が得られる。
尚、前記実施例では８ビツトの場合に限つて説
明したが、これに限定されるものではなく任意の
複数ビツトに対して、本発明は適用されるもので
ある。
明したが、これに限定されるものではなく任意の
複数ビツトに対して、本発明は適用されるもので
ある。
尚、第４図及び第５図の左側の出力線３５は、
いずれもALU８のキヤリー出力信号線である。
いずれもALU８のキヤリー出力信号線である。
第１図は64進数演算の例を示すフローチヤート
図、第２図は従来の８ビツトALUを用いて64進
数の演算を行うためのフローチヤート図、第３図
は本発明の一実施例を示すブロツク図、第４図は
本発明の他の実施例を示すブロツク図である。 尚図において、１乃至８……１ビツトの算術論
理演算回路、９，１０，２２……インバータ、２
５……NORゲート、１１，１２，１３，１４，
２０，２１，２３，２４，２６……トランスフア
ゲート、２７，２８……モードレジスタ、２９…
…次命令スキツプ回路、３０……６ビツト目より
のキヤリ有りの場合の流れ、３１……６ビツト目
よりのキヤリなしの場合の流れ、３２……第１の
信号端子、３３……第２の信号端子、３４……第
３の信号端子。
図、第２図は従来の８ビツトALUを用いて64進
数の演算を行うためのフローチヤート図、第３図
は本発明の一実施例を示すブロツク図、第４図は
本発明の他の実施例を示すブロツク図である。 尚図において、１乃至８……１ビツトの算術論
理演算回路、９，１０，２２……インバータ、２
５……NORゲート、１１，１２，１３，１４，
２０，２１，２３，２４，２６……トランスフア
ゲート、２７，２８……モードレジスタ、２９…
…次命令スキツプ回路、３０……６ビツト目より
のキヤリ有りの場合の流れ、３１……６ビツト目
よりのキヤリなしの場合の流れ、３２……第１の
信号端子、３３……第２の信号端子、３４……第
３の信号端子。
Claims (1)
- １ 下位桁からのキヤリー信号がその上位桁へ転
送される如く複数の算術演算回路がｎ段直列に接
続された演算装置において、Ｋ段目（１＜Ｋ＜
ｎ）の算術演算回路とＫ＋１段目の算術演算回路
との間にキヤリー転送路にゲート回路を設け、ｎ
段構成の算術演算回路として動作させる時は該ゲ
ート回路を開いて下位桁からのキヤリー信号が上
位桁に転送されうるようにし、Ｋ段構成の算術演
算回路として動作させる時は前記ゲート回路を閉
じてキヤリー信号の上位桁への転送を止め、該キ
ヤリー信号をＫ段構成の算術演算回路の桁あふれ
信号として外部に出力できるようにしたことを特
徴とする演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56049753A JPS57164334A (en) | 1981-04-02 | 1981-04-02 | Operating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56049753A JPS57164334A (en) | 1981-04-02 | 1981-04-02 | Operating device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164334A JPS57164334A (en) | 1982-10-08 |
| JPS622328B2 true JPS622328B2 (ja) | 1987-01-19 |
Family
ID=12839937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56049753A Granted JPS57164334A (en) | 1981-04-02 | 1981-04-02 | Operating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57164334A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2739487B2 (ja) * | 1988-12-20 | 1998-04-15 | 株式会社日立製作所 | 描画処理装置及びその描画処理装置を用いた画像表示装置 |
| JP2601960B2 (ja) * | 1990-11-15 | 1997-04-23 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ処理方法及びその装置 |
| WO2018116483A1 (ja) * | 2016-12-21 | 2018-06-28 | 和己 阿部 | １１進法以上の位取り記数法にてコンピュータ内部に表現された数値を用いた計算 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6036613B2 (ja) * | 1978-11-07 | 1985-08-21 | 富士通株式会社 | 加算器 |
-
1981
- 1981-04-02 JP JP56049753A patent/JPS57164334A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164334A (en) | 1982-10-08 |
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