JPH01132121A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01132121A JPH01132121A JP62289463A JP28946387A JPH01132121A JP H01132121 A JPH01132121 A JP H01132121A JP 62289463 A JP62289463 A JP 62289463A JP 28946387 A JP28946387 A JP 28946387A JP H01132121 A JPH01132121 A JP H01132121A
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- JP
- Japan
- Prior art keywords
- alignment
- semiconductor device
- wafer
- manufacturing
- electrode material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野ｊ
本発明は、各製造工程間のアライメント精度を向上させ
ることを企図した半導体装置の製造方法に関する。
ることを企図した半導体装置の製造方法に関する。
［従来技術およびその問題点］
半導体装置の製造プロセスにおいて、各工程間のアライ
メント法には露光機の種類により種々のものがあるが、
原理的にはアライメント用のレーザ光をウェハに照射し
、ウェハ上に存在する段差からの反射光を信号処理する
ことによってウェハの位置検出を行っている。この場合
、ウェハ上に存在する段差は、各工程により形成される
段差である。
メント法には露光機の種類により種々のものがあるが、
原理的にはアライメント用のレーザ光をウェハに照射し
、ウェハ上に存在する段差からの反射光を信号処理する
ことによってウェハの位置検出を行っている。この場合
、ウェハ上に存在する段差は、各工程により形成される
段差である。
第２図は、アライメント段差の一例を示す模式的断面図
である。
である。
同図において、下層材料１上の絶縁膜２にコンタクトホ
ール３を形成した後、電極材料５が形成されている。
ール３を形成した後、電極材料５が形成されている。
この場合、コンタクトホール３の段差が電極材料５の段
差として表面に現われ、この段差をアライメント段差に
使用することができる。
差として表面に現われ、この段差をアライメント段差に
使用することができる。
しかしながら、素子の微細化に伴ってアライメント段差
は小さくなり、ウェハ位置検出が困難となってきた。こ
のために７ライメント精度が低くなり、各工程間のマー
ジンを大きくすることが必要となって、微細化を促進す
ることができなくなるという問題点を有していた。
は小さくなり、ウェハ位置検出が困難となってきた。こ
のために７ライメント精度が低くなり、各工程間のマー
ジンを大きくすることが必要となって、微細化を促進す
ることができなくなるという問題点を有していた。
さらに、素子の多層化の進展に伴い、素子表面の平坦化
が要求されている。たとえば、電極材料５をバイアスス
パッタリング法で形成したり、またエッチバック法を用
いて形成したりすることで、第３図に示すように表面の
平坦な電極材料５が形成される。
が要求されている。たとえば、電極材料５をバイアスス
パッタリング法で形成したり、またエッチバック法を用
いて形成したりすることで、第３図に示すように表面の
平坦な電極材料５が形成される。
このために従来の製造方法では、アライメント段差も平
坦化され１位置検出に必要な反射光が得られなくなると
いう問題点を有していた。
坦化され１位置検出に必要な反射光が得られなくなると
いう問題点を有していた。
［問題点を解決するための手段］
本発明による半導体装置の製造方法は、材料を堆積させ
る工程の前に、ウェハ位置検出のための段差を形成する
工程を設けたことを特徴とする。
る工程の前に、ウェハ位置検出のための段差を形成する
工程を設けたことを特徴とする。
［作用］
上記ウェハ位置検出のための段差を形成することで、平
坦化工程を含む場合であっても高精度のアライメントが
可老となり、更に素子の微細化を促進することできる。
坦化工程を含む場合であっても高精度のアライメントが
可老となり、更に素子の微細化を促進することできる。
［実施例］
以下、本発明の実施例を図面を参照しながら詳細に説明
する。
する。
第１図（Ａ）〜（Ｃ）は、本発明による半導体装置の製
造方法の一実施例を示す概略的な製造工程図である。
造方法の一実施例を示す概略的な製造工程図である。
本実施例では、スクライプライン上に７ライメント段差
を形成する場合について説明する。
を形成する場合について説明する。
先ず、同図（Ａ）に示すように、絶縁膜２に深さ８００
０人のコンタクトホール３を形成する時に、スクライブ
上にも深さ８０００人のアライメント段差４を形成する
。
０人のコンタクトホール３を形成する時に、スクライブ
上にも深さ８０００人のアライメント段差４を形成する
。
次に、同図（Ｂ）に示すように、アライメント段差４を
用いてウェハの位置検出を行い、スクライプ上のみエツ
チングを行って、深さ１２０００人の段差４ａを形成す
る。
用いてウェハの位置検出を行い、スクライプ上のみエツ
チングを行って、深さ１２０００人の段差４ａを形成す
る。
次に、同図（Ｃ）に示すように、バイアススパッタリン
グ法を用いて電極材料（ＡＩ）を堆積させ、コンタクト
ホール３上には平坦な電極材料５を堆積させ、段差４ａ
にはアライメント段差６を残して電極材料５を堆積させ
る。
グ法を用いて電極材料（ＡＩ）を堆積させ、コンタクト
ホール３上には平坦な電極材料５を堆積させ、段差４ａ
にはアライメント段差６を残して電極材料５を堆積させ
る。
バイアススパッタリング法では、基板側に一２００Ｖ程
度バイアスをかけ、Ａｒ＋スパッタを行うことにより、
３００人／ｍｉｎ程度の堆積速度が得られる。そして、
コンタクトホール３上の電極材料５が平坦となった時点
で、スクライブ上には約３０００人程度のアライメント
段差６が残った。
度バイアスをかけ、Ａｒ＋スパッタを行うことにより、
３００人／ｍｉｎ程度の堆積速度が得られる。そして、
コンタクトホール３上の電極材料５が平坦となった時点
で、スクライブ上には約３０００人程度のアライメント
段差６が残った。
続く配線パターニング工程では、３０００人のアライメ
ント段差６を用いてウェハ位置検出を精度良く行うこと
ができる。
ント段差６を用いてウェハ位置検出を精度良く行うこと
ができる。
また、他の実施例としては、半導体素子製造の前段階で
７ライメント段差を形成することにより、素子構造に関
係なく段差を形成することができる。この場合、ウェハ
が熱工程を経ていないために、ウェハのそり等がなく、
プロセス加工精度も向とし、更に高精度のアライメント
が可能となる。
７ライメント段差を形成することにより、素子構造に関
係なく段差を形成することができる。この場合、ウェハ
が熱工程を経ていないために、ウェハのそり等がなく、
プロセス加工精度も向とし、更に高精度のアライメント
が可能となる。
［発明の効果］
以上詳細に説明したように、本発明による半導体装置の
製造方法は、ウェハ位置検出のための段差を形成するこ
とで、平坦化工程を含む場合であっても高精度の７ライ
メントが可能となり、更に素子の微細化を促進すること
できる。
製造方法は、ウェハ位置検出のための段差を形成するこ
とで、平坦化工程を含む場合であっても高精度の７ライ
メントが可能となり、更に素子の微細化を促進すること
できる。
第１図（Ａ）〜（Ｃ）は、本発明による半導体装置の製
造方法の一実施例を示す概略的な製造工程図、 第２図は、アライメント段差の一例を示す模式第３図は
、平坦化されたコンタクトホール部の模式的断面図であ
る。 ｌ・・・下地材料 ２・・・絶縁膜 ３・・・コンタクトホール ４・・φアライメント段差 ４ａ・・拳段差 ５＠・・電極材料 ６・・・アライメント段差 代理人 弁理士 山 下 穣 平 第 図 （Ａ） （Ｂ） （Ｃ） ＼−／−１ 第３図 ｌ
造方法の一実施例を示す概略的な製造工程図、 第２図は、アライメント段差の一例を示す模式第３図は
、平坦化されたコンタクトホール部の模式的断面図であ
る。 ｌ・・・下地材料 ２・・・絶縁膜 ３・・・コンタクトホール ４・・φアライメント段差 ４ａ・・拳段差 ５＠・・電極材料 ６・・・アライメント段差 代理人 弁理士 山 下 穣 平 第 図 （Ａ） （Ｂ） （Ｃ） ＼−／−１ 第３図 ｌ
Claims (1)
- （１）材料を堆積させる工程の前に、ウェハ位置検出の
ための段差を形成する工程を設けたことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289463A JP2700004B2 (ja) | 1987-11-18 | 1987-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289463A JP2700004B2 (ja) | 1987-11-18 | 1987-11-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01132121A true JPH01132121A (ja) | 1989-05-24 |
| JP2700004B2 JP2700004B2 (ja) | 1998-01-19 |
Family
ID=17743594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62289463A Expired - Fee Related JP2700004B2 (ja) | 1987-11-18 | 1987-11-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2700004B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075772A (ja) * | 1973-11-07 | 1975-06-21 | ||
| JPS50161167A (ja) * | 1974-06-17 | 1975-12-26 | ||
| JPS51147179A (en) * | 1975-06-12 | 1976-12-17 | Fujitsu Ltd | Method of munufacturing of semiconductor device |
| JPS5683028A (en) * | 1979-12-11 | 1981-07-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1987
- 1987-11-18 JP JP62289463A patent/JP2700004B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075772A (ja) * | 1973-11-07 | 1975-06-21 | ||
| JPS50161167A (ja) * | 1974-06-17 | 1975-12-26 | ||
| JPS51147179A (en) * | 1975-06-12 | 1976-12-17 | Fujitsu Ltd | Method of munufacturing of semiconductor device |
| JPS5683028A (en) * | 1979-12-11 | 1981-07-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2700004B2 (ja) | 1998-01-19 |
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