JPH033223A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH033223A JPH033223A JP1136353A JP13635389A JPH033223A JP H033223 A JPH033223 A JP H033223A JP 1136353 A JP1136353 A JP 1136353A JP 13635389 A JP13635389 A JP 13635389A JP H033223 A JPH033223 A JP H033223A
- Authority
- JP
- Japan
- Prior art keywords
- alignment mark
- film
- insulating film
- alignment
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関し、更に詳しくは、アライメ
ントマーク部の改良に係るものである。
ントマーク部の改良に係るものである。
［発明の概要］
本発明は、アライメントマーク部が形成される半導体装
置において、 アライメントマーク部にエツチングストッパ層を埋設し
たことにより、 アライメントマーク部上に被覆する薄膜の膜厚を対称に
してアライメントずれの発生を防止するようにしたもの
である。
置において、 アライメントマーク部にエツチングストッパ層を埋設し
たことにより、 アライメントマーク部上に被覆する薄膜の膜厚を対称に
してアライメントずれの発生を防止するようにしたもの
である。
［従来の技術］
半導体装置の製造においては、共通のウェハ上に多数の
半導体装置を同時に形成し、半導体装置間のスクライブ
ラインで切断するようになっている。このため、半導体
装置を形成する段階においては、同時に位置合せ手段と
してのアライメントマークが形成される。
半導体装置を同時に形成し、半導体装置間のスクライブ
ラインで切断するようになっている。このため、半導体
装置を形成する段階においては、同時に位置合せ手段と
してのアライメントマークが形成される。
この種のアライメントマークを備えた従来例の半導体装
置としては、例えば、特開昭６３−１３６６６１号公報
記載の従来例が知られている。
置としては、例えば、特開昭６３−１３６６６１号公報
記載の従来例が知られている。
この従来例は、基板にドライエツチング等により凹形状
のアライメントマーク部を形成したものである。
のアライメントマーク部を形成したものである。
また、他の従来例としては、第７図に示すようなものが
知られている。
知られている。
この従来例は、シリコン基板１の表面に５ｉ０２酸化膜
２が形成され、Ｓｉｎ、酸化膜２上に導電膜３が形成さ
れ、該５ｉＯｚ酸化膜２及び導電膜３上にＳｉｎ、絶縁
膜４が堆積され、さらに、当該５ｉＯｚ絶縁膜４の上に
導電膜５が所定バターンにて形成され、そして、Ｓ ｉ
Ｏｘ絶縁膜４及び導電膜５の上にＳｉｎ、絶縁膜６が
形成されて大略構成されている。また、導電膜６上のＳ
ｉｎ。
２が形成され、Ｓｉｎ、酸化膜２上に導電膜３が形成さ
れ、該５ｉＯｚ酸化膜２及び導電膜３上にＳｉｎ、絶縁
膜４が堆積され、さらに、当該５ｉＯｚ絶縁膜４の上に
導電膜５が所定バターンにて形成され、そして、Ｓ ｉ
Ｏｘ絶縁膜４及び導電膜５の上にＳｉｎ、絶縁膜６が
形成されて大略構成されている。また、導電膜６上のＳ
ｉｎ。
絶縁膜６にはスルーホール６ａが形成され、また、それ
と同時にＳｉｎ、絶縁膜６．４にも同じエツチング処理
によりアライメントマーク部となる凹部Ａが形成されて
いる。さらに、５ｉｏｔ絶縁膜６上には、導電薄膜７が
堆積されて、凹部Ａを埋め込み、また、上記スルーホー
ル６ａを介して下層の導電膜５と導通可能になっている
。四部Ａに埋め込まれた導電薄膜７上面には、該凹部Ａ
内面に追従して当該導電薄膜７が形成されるため、断面
Ｖ字形状のアライメントマーク７ａが形成され、このア
ライメントマーク７ａが位置合せ手段として用いられて
いる。
と同時にＳｉｎ、絶縁膜６．４にも同じエツチング処理
によりアライメントマーク部となる凹部Ａが形成されて
いる。さらに、５ｉｏｔ絶縁膜６上には、導電薄膜７が
堆積されて、凹部Ａを埋め込み、また、上記スルーホー
ル６ａを介して下層の導電膜５と導通可能になっている
。四部Ａに埋め込まれた導電薄膜７上面には、該凹部Ａ
内面に追従して当該導電薄膜７が形成されるため、断面
Ｖ字形状のアライメントマーク７ａが形成され、このア
ライメントマーク７ａが位置合せ手段として用いられて
いる。
［発明が解決しようとする課Ｎ］
しかしながら、これら従来例にあっては、凹溝状のアラ
イメントマーク部の底部にエッチ残りＢ（第７図に示す
）が生じて底面が斜傾したり、エツチングが進み過ぎて
アスペクト比が必要以上に高くなってしまい、アライメ
ントマーク部上に薄膜を堆積させた場合、アライメント
マーク部Ａの中心と薄膜表面に形成されたアライメント
マークＢの中心とがずれてしまう問題点があった。これ
は、アライメントマーク部Ａ上に膜厚対称性良く薄膜を
被覆できないことに起因している。
イメントマーク部の底部にエッチ残りＢ（第７図に示す
）が生じて底面が斜傾したり、エツチングが進み過ぎて
アスペクト比が必要以上に高くなってしまい、アライメ
ントマーク部上に薄膜を堆積させた場合、アライメント
マーク部Ａの中心と薄膜表面に形成されたアライメント
マークＢの中心とがずれてしまう問題点があった。これ
は、アライメントマーク部Ａ上に膜厚対称性良く薄膜を
被覆できないことに起因している。
本発明は、このような従来の問題点に着目して創案され
たものであって、アライメントマーク部上に膜厚対称性
の良い薄膜を被覆出来、アライメントずれのない半導体
装置を得んとするものである。
たものであって、アライメントマーク部上に膜厚対称性
の良い薄膜を被覆出来、アライメントずれのない半導体
装置を得んとするものである。
［課題を解決するための手段］
そこで、本発明は、アライメントマーク部にエツチング
ストッパ層を埋設したことを、その解決手段としている
。
ストッパ層を埋設したことを、その解決手段としている
。
［作用］
エツチングストッパ層は、例えばアライメントマーク部
がエツチング、形成される例えばＳｉＯｘ。
がエツチング、形成される例えばＳｉＯｘ。
ＰＳＣ；、ＳｉＮ等の絶縁膜よりもエツチング耐性を有
する例えば金属層で形成することにより、アライメント
マーク部の底面に不具合が生じるのを防止しく平坦にし
）、アライメントマーク部を埋込み、被覆する薄膜のカ
バレッジ膜厚を対称にする。このため、薄膜上に形成さ
れるアライメントマークと、アライメントマーク部との
中心ずれが生じない。
する例えば金属層で形成することにより、アライメント
マーク部の底面に不具合が生じるのを防止しく平坦にし
）、アライメントマーク部を埋込み、被覆する薄膜のカ
バレッジ膜厚を対称にする。このため、薄膜上に形成さ
れるアライメントマークと、アライメントマーク部との
中心ずれが生じない。
［実施例］
以下、本発明に係る半導体装置の詳細を図面に示す実施
例に基づいて説明する。
例に基づいて説明する。
第１図及び第２図は、本実施例を示す断面図である。
図中、ＩＯは、シリコン基板であって、その表面には熱
酸化によりＳｉｎ、酸化膜１１が形成されている。
酸化によりＳｉｎ、酸化膜１１が形成されている。
そして、該Ｓ ＋ Ｏｘ酸化膜ＩＩ上の所定位置には、
例えばアルミニウムでなる配線層１２が所定パターンに
て形成されている。
例えばアルミニウムでなる配線層１２が所定パターンに
て形成されている。
また、５ｉＯｚ酸化膜１１及び配線層１２の上には、５
ｉＯｙ絶縁膜１３がＣＶＤ法により堆積されている。５
ｉＯｚ絶縁膜１３の上には、アルミニウム膜が形成され
、このアルミニウム膜はパターニングされて配線層１４
とエツチングストッパ層１５とに形成されている。
ｉＯｙ絶縁膜１３がＣＶＤ法により堆積されている。５
ｉＯｚ絶縁膜１３の上には、アルミニウム膜が形成され
、このアルミニウム膜はパターニングされて配線層１４
とエツチングストッパ層１５とに形成されている。
さらに、Ｓｉｎ、絶縁膜１３及び配線層１４及びエツチ
ングストッパ層１５の上には、ＣＶＤ法によりＳｉｎ、
絶□縁膜１６を堆積させている。
ングストッパ層１５の上には、ＣＶＤ法によりＳｉｎ、
絶□縁膜１６を堆積させている。
次に、エツチングストッパ層１５上の８１０゜絶縁膜１
６は、例えば、反応性イオンエツチング等のドライエツ
チングによって凹形状のアライメントマーク部１７が形
成されている。このアライメントマーク部１７は、配線
層１４上のＳｉｎ。
６は、例えば、反応性イオンエツチング等のドライエツ
チングによって凹形状のアライメントマーク部１７が形
成されている。このアライメントマーク部１７は、配線
層１４上のＳｉｎ。
絶縁膜Ｉ６にスルーホール１６ａを開設する際に、同時
にエツチングして形成出来る。
にエツチングして形成出来る。
なお、このようにして形成されるアライメントマークｔ
’ｌ１７の底部はエツチングストッパ層１５が露出する
が、このエツチングストッパ層１５はエツチングにより
削られないため、該底部は平坦なものとなり、その後に
、このアライメントマーク部１７上に、第２図に示すよ
うに、アルミニウムでなる薄膜１８を堆積させた場合、
堆積された薄膜１８の膜厚が均一となるため、アライメ
ントマーク部１７の中心とアライメントずれを起すこと
なくアライメントマーク１８ａを形成することが可能と
なる。
’ｌ１７の底部はエツチングストッパ層１５が露出する
が、このエツチングストッパ層１５はエツチングにより
削られないため、該底部は平坦なものとなり、その後に
、このアライメントマーク部１７上に、第２図に示すよ
うに、アルミニウムでなる薄膜１８を堆積させた場合、
堆積された薄膜１８の膜厚が均一となるため、アライメ
ントマーク部１７の中心とアライメントずれを起すこと
なくアライメントマーク１８ａを形成することが可能と
なる。
以上、実施例について説明したが、本発明は、これに限
られるものではなく、装置構造は他の構造であっても本
発明を適用出来ることは言うまでもない。
られるものではなく、装置構造は他の構造であっても本
発明を適用出来ることは言うまでもない。
また、アライメントマーク部１７が形成される層として
は、ＳｉＯ！絶縁膜に限られるものではなく、リンシリ
ケートガラス膜（ＰＳＧ膜）、シリコン窒化膜（ＳｉＮ
膜）等の絶縁膜の他、半導体基板に形成してら勿論よい
。
は、ＳｉＯ！絶縁膜に限られるものではなく、リンシリ
ケートガラス膜（ＰＳＧ膜）、シリコン窒化膜（ＳｉＮ
膜）等の絶縁膜の他、半導体基板に形成してら勿論よい
。
次に、アライメントマークに基づきレジスト塗布後の露
光を行なう場合に用いる装置の説明をする。
光を行なう場合に用いる装置の説明をする。
先ず、本露光装置においては、レジスト塗布前にアライ
メントマーク部のアライメントデータを測定、記憶して
おき、レジスト塗布後の露光において記憶したアライメ
ントデータを用いてアライメント、露光を行なうように
なっている。
メントマーク部のアライメントデータを測定、記憶して
おき、レジスト塗布後の露光において記憶したアライメ
ントデータを用いてアライメント、露光を行なうように
なっている。
第３図は、露光装置におけるステッパ本体を示す斜視図
であり、第４図は露光装置のブロック図である。
であり、第４図は露光装置のブロック図である。
まず、ステッパ本体は、水銀ランプ２０を有する露光照
明系２１と、マスク系２２と、縮小レンズ２３と、ウェ
ハ駆動装置２４とから大略構成されている。
明系２１と、マスク系２２と、縮小レンズ２３と、ウェ
ハ駆動装置２４とから大略構成されている。
また、露光装置は、第４図に示すように、ステッパ本体
とＣＰｔＪ２５と、メモリ２６と、フォトセンサ２７と
、位置検出センサ２８とから大略構成されている。
とＣＰｔＪ２５と、メモリ２６と、フォトセンサ２７と
、位置検出センサ２８とから大略構成されている。
先ず、予めメモリ２６にウェハ２９に関する情報（処理
枚数、ウェハ番号等）を入力しておき、位置検出センサ
２８ｘ、ｙを用いて、複数枚分のウェハ２９のアライメ
ントデータを測定し、これらアライメントデータのＸ成
分及びｙ成分をメモリ２６に順次記憶させておく。
枚数、ウェハ番号等）を入力しておき、位置検出センサ
２８ｘ、ｙを用いて、複数枚分のウェハ２９のアライメ
ントデータを測定し、これらアライメントデータのＸ成
分及びｙ成分をメモリ２６に順次記憶させておく。
次に、ウェハ２９上にレジストを塗布した後、メモリ２
６に人力されているデータに従って各ウェハ２９のアラ
イメントデータを取り出し、フォトセンサ２７でモニタ
ーしながらウェハ駆動装置２４のｘ−ｙ駆動機構２４ｘ
、２４ｙを駆動させて位置させる。
６に人力されているデータに従って各ウェハ２９のアラ
イメントデータを取り出し、フォトセンサ２７でモニタ
ーしながらウェハ駆動装置２４のｘ−ｙ駆動機構２４ｘ
、２４ｙを駆動させて位置させる。
次に、ＣＰＵ２５から露光照明系２１に露光信号を出力
し、露光を行なう。
し、露光を行なう。
斯る露光装置を用いれば、例えば、第５図Ｂに示すよう
に、同図中破線で示す中心に対し対称な光強度プロファ
イルとなる位置データ、即ち、第５図Ａのようにレジス
トを塗布する前の状態でアライメントデータを測定して
おけば、レジスト３１を塗布した後に、例えば第６図Ａ
１及び、第６図Ｂの光強度プロファイルが示すようにア
ライメントずれが生じた場合においても、正確なマスク
位置の露光が可能となる。なお、本装置は、上記例の他
各種の設計変更が可能である。
に、同図中破線で示す中心に対し対称な光強度プロファ
イルとなる位置データ、即ち、第５図Ａのようにレジス
トを塗布する前の状態でアライメントデータを測定して
おけば、レジスト３１を塗布した後に、例えば第６図Ａ
１及び、第６図Ｂの光強度プロファイルが示すようにア
ライメントずれが生じた場合においても、正確なマスク
位置の露光が可能となる。なお、本装置は、上記例の他
各種の設計変更が可能である。
また、本装置は、上記した本発明の実施例におけるよう
な凹状のアライメントマーク部１７上にレジストを塗布
して露光を行なう場合にも、勿論適用可能である。
な凹状のアライメントマーク部１７上にレジストを塗布
して露光を行なう場合にも、勿論適用可能である。
［発明の効果コ
以上の説明から明らかなように、本発明に係る半導体装
置によれば、アライメントマーク部上に膜厚対称性の良
い薄膜を被覆出来るため、アライメントずれが生ずるの
を防止する効果があり、正確な位置合せが可能となる。
置によれば、アライメントマーク部上に膜厚対称性の良
い薄膜を被覆出来るため、アライメントずれが生ずるの
を防止する効果があり、正確な位置合せが可能となる。
第１図及び第２図は本発明に係る半導体装置の実施例を
示す断面図、第３図はステッパ本体の斜視図、第４図は
露光装置のブロック図、第５図Ａはレノスト塗布前のア
ライメントマークを示す説明図、第５図Ｂは同図Ａの光
強度プロファイルを示す波形図、第６図Ａはレノスト塗
布後のアライメントマークを示す説明図、第６図Ｂは同
図Ａの光強度プロファイルを示す波形図、第７図は従来
例の断面図である。 １５・・・エツチングストッパ層、 ントマーク部、１８・・・薄膜、１８ トマーク。 １７・・・アライメ ａ・・・アライメン ステッパ本体の斜視図 第８図 ８ ２７ 露光製置のブロック口 第４図 レジスト塗Ａト崩のアライメントンーク第５図Ａ 尤ｊＬ度７０ファイル 第５図Ｂ レジストナ４蛸妻の７ラヂヌントマ一ク第６図Ａ 尤５！度アロファイＭ 第６図Ｂ
示す断面図、第３図はステッパ本体の斜視図、第４図は
露光装置のブロック図、第５図Ａはレノスト塗布前のア
ライメントマークを示す説明図、第５図Ｂは同図Ａの光
強度プロファイルを示す波形図、第６図Ａはレノスト塗
布後のアライメントマークを示す説明図、第６図Ｂは同
図Ａの光強度プロファイルを示す波形図、第７図は従来
例の断面図である。 １５・・・エツチングストッパ層、 ントマーク部、１８・・・薄膜、１８ トマーク。 １７・・・アライメ ａ・・・アライメン ステッパ本体の斜視図 第８図 ８ ２７ 露光製置のブロック口 第４図 レジスト塗Ａト崩のアライメントンーク第５図Ａ 尤ｊＬ度７０ファイル 第５図Ｂ レジストナ４蛸妻の７ラヂヌントマ一ク第６図Ａ 尤５！度アロファイＭ 第６図Ｂ
Claims (1)
- （１）アライメントマーク部にエッチングストッパ層を
埋設したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136353A JP2995749B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136353A JP2995749B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033223A true JPH033223A (ja) | 1991-01-09 |
| JP2995749B2 JP2995749B2 (ja) | 1999-12-27 |
Family
ID=15173203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136353A Expired - Fee Related JP2995749B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2995749B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5935764A (en) * | 1996-12-26 | 1999-08-10 | Nec Corporation | Method of forming alignment mark and fabricating semiconductor device |
| JP2009004793A (ja) * | 2007-06-25 | 2009-01-08 | Dongbu Hitek Co Ltd | 半導体素子のアライメントキー形成方法 |
| JP2009038115A (ja) * | 2007-07-31 | 2009-02-19 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2012064967A (ja) * | 2011-11-28 | 2012-03-29 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
-
1989
- 1989-05-30 JP JP1136353A patent/JP2995749B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5935764A (en) * | 1996-12-26 | 1999-08-10 | Nec Corporation | Method of forming alignment mark and fabricating semiconductor device |
| JP2009004793A (ja) * | 2007-06-25 | 2009-01-08 | Dongbu Hitek Co Ltd | 半導体素子のアライメントキー形成方法 |
| JP2009038115A (ja) * | 2007-07-31 | 2009-02-19 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2012064967A (ja) * | 2011-11-28 | 2012-03-29 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2995749B2 (ja) | 1999-12-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |