JPH01241117A - アライメント・マーク - Google Patents
アライメント・マークInfo
- Publication number
- JPH01241117A JPH01241117A JP63068421A JP6842188A JPH01241117A JP H01241117 A JPH01241117 A JP H01241117A JP 63068421 A JP63068421 A JP 63068421A JP 6842188 A JP6842188 A JP 6842188A JP H01241117 A JPH01241117 A JP H01241117A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- alignment mark
- wiring layer
- alignment
- present
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
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- 210000004709 eyebrow Anatomy 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置製造の配線工程で使われるアライ
メント・マークに関する。
メント・マークに関する。
半導体装置製造の配線工程で使われる、従来のアライメ
ント・マークは、第２図に示されるように、配】腺工程
以前に、基板２１上に形成された層間絶縁酸化膜２２−
層分の段差を有する凹部、または、凸部の上に配線層２
３が形成された構造であった。
ント・マークは、第２図に示されるように、配】腺工程
以前に、基板２１上に形成された層間絶縁酸化膜２２−
層分の段差を有する凹部、または、凸部の上に配線層２
３が形成された構造であった。
しかし、前述の従来技術では、凹部、または凸部の段差
が眉間絶縁酸化膜−層分の厚さしかなく小さいために、
配線層が形成されると、第２図のように、段差は更に小
さくなり、また、段差のテーパー角も小さく、段差の上
、下部エツジが不鮮明になってしまう。これは、配線層
がより厚かったり、また、平担性の高い膜形成法により
、配線層が形成される場合、より顕著となる。従って、
このようなアライメント・マークから得られるアライメ
ント信号は、分散の大きい不明確のものとなり、アライ
メント精度が大きく低下するという課題を有している。
が眉間絶縁酸化膜−層分の厚さしかなく小さいために、
配線層が形成されると、第２図のように、段差は更に小
さくなり、また、段差のテーパー角も小さく、段差の上
、下部エツジが不鮮明になってしまう。これは、配線層
がより厚かったり、また、平担性の高い膜形成法により
、配線層が形成される場合、より顕著となる。従って、
このようなアライメント・マークから得られるアライメ
ント信号は、分散の大きい不明確のものとなり、アライ
メント精度が大きく低下するという課題を有している。
そこで本発明は、このような課題を解決するもので、そ
の目的とするところは、配線工程のアライメント精度を
大きく向上するアライメント・マ−クを提供するところ
にある。
の目的とするところは、配線工程のアライメント精度を
大きく向上するアライメント・マ−クを提供するところ
にある。
本発明のアライメント・マークは、基板上に形成、され
た第１の酸化膜の少なくとも一部と、第２の酸化膜の全
層とからなる段差を有する凹部、または、凸部の上に、
配線層が形成されたことを特徴とする。
た第１の酸化膜の少なくとも一部と、第２の酸化膜の全
層とからなる段差を有する凹部、または、凸部の上に、
配線層が形成されたことを特徴とする。
第１図は、本発明の実施例におけるアライメント・マー
クの断面図である。基板１１上に、第１の酸化膜として
素子分離用酸化膜１２を形成し、更に、第２の酸化膜と
して層間絶縁酸化膜１３を形成する。次に、前記第２の
酸化膜１５に対して行なうフンタクトホール形成工程の
エラチンクラ前記第２の酸化膜１５の全層と、前記第１
の譲化膜１２の一部に及ぶまで行ない四部を形成する。
クの断面図である。基板１１上に、第１の酸化膜として
素子分離用酸化膜１２を形成し、更に、第２の酸化膜と
して層間絶縁酸化膜１３を形成する。次に、前記第２の
酸化膜１５に対して行なうフンタクトホール形成工程の
エラチンクラ前記第２の酸化膜１５の全層と、前記第１
の譲化膜１２の一部に及ぶまで行ない四部を形成する。
この時、前記第１の酸化膜１２の一部のエツチング量は
、前記第２の酸化膜１３に対するオーバー・エツチング
分に相当する。こうして形成された凹部の上に、配線層
１４が形成されて、本実施例のアライメント・マークが
得られる。
、前記第２の酸化膜１３に対するオーバー・エツチング
分に相当する。こうして形成された凹部の上に、配線層
１４が形成されて、本実施例のアライメント・マークが
得られる。
本実施例によれば、凹部の段差が、前記第２の敏化膜１
５のみならず、前記第１の酸化膜１２の一部にまで及び
、大きいために、第１図のようにその上に配線層１４を
形成しても、従来に比べ、段差は小さくならず、また、
段差のテーパー角も大きく、段差の上、下部エツジが鮮
明になる。
５のみならず、前記第１の酸化膜１２の一部にまで及び
、大きいために、第１図のようにその上に配線層１４を
形成しても、従来に比べ、段差は小さくならず、また、
段差のテーパー角も大きく、段差の上、下部エツジが鮮
明になる。
従って、このアライメント・マークから得られるアライ
メント信号は、より明確なものとなり、アライメント精
度は大きく向上する。
メント信号は、より明確なものとなり、アライメント精
度は大きく向上する。
以上、本実施例では、前記第１の酸化膜の一部にまで及
ぶ段差を有する凹部の上に配線層を形成する場合につい
て述べたが、段差が前記第１の酸化膜の全層にまで及ぶ
場合、また、形状が凸である場合についても、同様な効
果が得られる。更に、前記第１．及び第２の酸化膜とし
て、実施例以外の工程で生ずる酸化膜を用いるなど、本
発明の髪旨を逸しない範囲で種々応用が可能であること
は言うまでもない。
ぶ段差を有する凹部の上に配線層を形成する場合につい
て述べたが、段差が前記第１の酸化膜の全層にまで及ぶ
場合、また、形状が凸である場合についても、同様な効
果が得られる。更に、前記第１．及び第２の酸化膜とし
て、実施例以外の工程で生ずる酸化膜を用いるなど、本
発明の髪旨を逸しない範囲で種々応用が可能であること
は言うまでもない。
以上述べたように、本発明によれば、基板上に形成され
た第１の酸化膜の少なくとも一部と、第２の酸化膜の全
層とからなる段差を有する凹部、または、凸部の上に、
配線層を形成することＫより、アライメント・マークの
段差が、従来に比べ大きく、また段差のテーパー角も大
きく、段差の上、下部エツジが鮮明になる。従って、こ
のアライメント・マークから得られるアライメント信号
は、より明確なものとなり、アライメント精度が大きく
向上するという効果を有する。
た第１の酸化膜の少なくとも一部と、第２の酸化膜の全
層とからなる段差を有する凹部、または、凸部の上に、
配線層を形成することＫより、アライメント・マークの
段差が、従来に比べ大きく、また段差のテーパー角も大
きく、段差の上、下部エツジが鮮明になる。従って、こ
のアライメント・マークから得られるアライメント信号
は、より明確なものとなり、アライメント精度が大きく
向上するという効果を有する。
更に、本発明の７ライメント・マークは、半導体装置の
製造工程中に作成され、このマーク形成用の工程を新た
に追加する必要がないため、製造工程を増やさずに、ア
ライメント精度を向上できるという優れた効果を有する
ものである。
製造工程中に作成され、このマーク形成用の工程を新た
に追加する必要がないため、製造工程を増やさずに、ア
ライメント精度を向上できるという優れた効果を有する
ものである。
第１図は、本発明のアライメント・マークの一実施例を
示す主要断面図である。 第２図は、従来のアライメント・マークを示す主要断面
図である。 １１・・・・・・・・・基 板 １２・・・・・・・・・第１の酸化膜（素子分離用酸化
膜）１３・・・・・・・・・第２の酸化膜（層間絶縁酸
化膜）１４・・・・−・・・・配線層 ２１・・・・・・・・・基 板 ２２・・・・・・・・・層間絶縁酸化膜２３・・・・・
・・・・配線層 以上 出願人 セイコーエプソン株式会社
示す主要断面図である。 第２図は、従来のアライメント・マークを示す主要断面
図である。 １１・・・・・・・・・基 板 １２・・・・・・・・・第１の酸化膜（素子分離用酸化
膜）１３・・・・・・・・・第２の酸化膜（層間絶縁酸
化膜）１４・・・・−・・・・配線層 ２１・・・・・・・・・基 板 ２２・・・・・・・・・層間絶縁酸化膜２３・・・・・
・・・・配線層 以上 出願人 セイコーエプソン株式会社
Claims (1)
- 基板上に形成された、第１の酸化膜の少なくとも一部
と、第２の酸化膜の全層とからなる段差を有する凹部、
または、凸部の上に、配線層が形成されたことを特徴と
するアライメント・マーク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068421A JPH01241117A (ja) | 1988-03-23 | 1988-03-23 | アライメント・マーク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068421A JPH01241117A (ja) | 1988-03-23 | 1988-03-23 | アライメント・マーク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241117A true JPH01241117A (ja) | 1989-09-26 |
Family
ID=13373201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068421A Pending JPH01241117A (ja) | 1988-03-23 | 1988-03-23 | アライメント・マーク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241117A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134808A (ja) * | 1988-11-16 | 1990-05-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7265021B2 (en) | 2004-01-21 | 2007-09-04 | Seiko Epson Corporation | Alignment method, method for manufacturing a semiconductor device, substrate for a semiconductor device, electronic equipment |
| KR100771378B1 (ko) * | 2006-12-22 | 2007-10-30 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2011009647A (ja) * | 2009-06-29 | 2011-01-13 | Oki Semiconductor Co Ltd | 半導体装置、及び半導体装置の製造方法 |
-
1988
- 1988-03-23 JP JP63068421A patent/JPH01241117A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134808A (ja) * | 1988-11-16 | 1990-05-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7265021B2 (en) | 2004-01-21 | 2007-09-04 | Seiko Epson Corporation | Alignment method, method for manufacturing a semiconductor device, substrate for a semiconductor device, electronic equipment |
| KR100771378B1 (ko) * | 2006-12-22 | 2007-10-30 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2011009647A (ja) * | 2009-06-29 | 2011-01-13 | Oki Semiconductor Co Ltd | 半導体装置、及び半導体装置の製造方法 |
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