JPH011321A

JPH011321A - パルス発生器

Info

Publication number: JPH011321A
Application number: JP62-157258A
Authority: JP
Inventors: 俊彰馬場
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Filing date: 1987-06-24
Publication date: 1989-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野この発明は、アナログ信号を入力として取込み、アナロ
グ信号値に比例した周波数のパルスを発生するパルス発
生器に関する。

（ロ）従来の技術一般に、従来使用されているアナログ信号を入力として
取込み、そのアナログ信号に応じたパルス信号を出力す
るパルス発生器は、一定周期毎にアナログ入力信号を取
込み、その周期毎に、その入力値に応じ、デジタル出力
をＯＮあるいはＯＦＦの論理状態で出力するものであっ
た。

（ハ）発明が解決しようとする問題点上記従来のパルス発生器は、デジタル出力と、アナログ
入力信号の取込みが同じサンプリング周期で行われるも
のであるため、アナログ信号の取込み周期以上の高い周
波数のパルスを発生する°ことができなかった。例えば
、サンプリング周期が１００　ｍｍ５ｅｃ間隔のもので
あると、１０１ｒｚ以下のパルスしか発生させることが
できなかった。

この発明は、上記に鑑み、アナログ信号の取込み周期と
は無関係にそれ以上の周波数、つまり高速パルスの出力
が可能なパルス発生器を提供することを目的としている
。

（ニ）問題点を解決するための手段及び作用この発明の
パルス発生器は、アナログ信号を第１の周期で取込み、
取込まれたアナログ信号値に応じた周波数のパルス信号
を出力するものであって、前記第１の周期を固定的に規
定する第１のタイマと前記取込まれたアナログ信号値に
応じた周期を規定する第２のタイマと、この第２のタイ
マで規定される周期のパルス信号を出力するパルス出力
回路とを特徴的に備えて構成されている。このパルス発
生器では、第１のタイマで規定される周期でアナログ信
号の取込みが行われる。そして、このアナログ信号が取
込まれる毎に、そのアナログ信号値に応じて第２のタイ
マで第２の周期が規定される。この周期に応じて、さら
に出力回路よりパルス信号が出力される。そのため、第
１の周期の間に第２のタイマの出力を何回もタイムアツ
プさせることができ、従って、第１の周期つまりアナロ
グ信号のサンプリング周期の間にパルスが多数個出力さ
れる高速のパルス信号を出力することができる。

（ホ）実施例以下実施例により、この発明をさらに詳細に説明する。

〈実施例１〉第１図は、この発明の一実施例を示すパルス発生器の回
路ブロンク図である。同図において、パルス発生器は、
アナログ入力信号を受ける入力ボート１、ＣＰＵ３、プ
ログラマブルタイマ４、割込みコントローラ５、さらに
出力ポートロ及び出力スイッチング素子７から構成され
ており、入力ボート１、ＣＰＵ３、プログラマブルタイ
マ４、割込みコントローラ５及び出力ポートロは、パス
ライン２によって結合されている。また、プログラマブ
ルタイマ４は、アナログ入力信号の周期を規定する固定
タイマＩ４ａと入力されたアナログ信号によって、その
周期が可変的に決定されるタイマｌｌ４ｂを備えている
。割込みコントローラ５は、プログラマブルタイマ４の
タイマＩ４ａ、タイマｌｌ４ｂがタイムアツプする毎に
信号ｐｒ、ｐ。をそれぞれ受け、タイマＩ４ａの出力ρ
ｉを受けると、ＣＰＵ３に７４７１割込み信号を入力し
、その時点に於けるアナログ入力信号を取込む。また、
タイマｌｌ４ｂから出力信号ｐ０を受けると、タイマ■
割込み信号をＣＰＵ３に送る。ＣＰＵ３は対応する周期
のパルス信号を出力ポートロより出力する。

以上のように構成されるパルス発生器において、プログ
ラマブルタイマ４のタイマＩ４ａがタイムアツプすると
〔第４図（ａ）の時点ｔｌ参照〕、タイマ■の割込みが
起動され、第２図に示すように、先ずアナログ信号を取
込む（ステップ５ＴＩ）。

つまり、このタイマＩの割込みを受け、ＣＰＵ３は、入
力ボート１、パスライン２を通して、その時点で入力さ
れるアナログ入力信号を受ける。次に、このアナログ入
力信号がどの程度の値にあるかに応じてパルス周波数を
決定する（ステップ５Ｔ２）。そのパルス周波数が決定
されると、その倍の周波数に相当する周期Ｔｔａのタイ
マ値をタイマ］Ｉ４ｂに設定する（ステップ５Ｔ３）。

これにより、タイマ［ｒ４ｂは、以後衣のタイマ１４ａ
の起動、つまり割込みがかかるまで、その周期ｒｏｍで
カウントされ、タイマ■の割込みが、割込みコントロー
ラ５に入力される〔第４図（ｂ）のｔ、Ｉ　　・・・Ｌ
ｔ参照〕。割込みコントローラ５は、この割込み信号を
ＣＰＵ３に入力し、ＣＰＵ３は、第３図に示すようにタ
イマ■の割込みがある毎に前の論理出力を反転して出力
する（ステップ５ＴＩＩ）。

従って、この信号は出力パルス信号として、出力ポート
ロ、スイッチング素子７を介して導出され、その波形は
第４図（ｃ）に示すようにｔｌからｔ２までの、つまり
アナログサンプリング周期Ｔ１の間で入力されるアナロ
グ信号値に応じた周波数のパルス信号が出力されること
になる。次に時刻がＬｌからＬ２に達すると、タイマＩ
４ａが再びタイムアツプし、これによりタイマ■の割込
みがかかるので、前記と同様にその時点に於けるアナロ
グ入力信号が入力ボート１からＣＰＵ３に取込まれ、そ
の入力データ値に応じたパルス周波数が決定され、例え
ば今回のアナログ入力信号の方が前回より、小さな値で
ある場合には、その分、周波数が小さ（なり周期も大と
なり、例えば第４図のＬ２以降のようにその出力信号波
形も周期Ｔ　ｚ　ｂが大な、つまり周波数の低いパルス
信号が出力されることになる。

〈実施例２〉第５図は、他の実施例を示すパルス発生器のブロック図
である。この実施例パルス発生器では、アナログ入力信
号が入力ポート１１を経てパスライン１２よりＣＰＵＩ
　３に取込まれ、ＣＰＵＩ　３は、プログラマブルタイ
マ１４のタイマ１１４ａより出力されるタイマ割込み信
号Ｐｉによって、固定周期Ｔ＋で入力ポート１１よりア
ナログ入力信号を取込み、さらにＣＰＵＩ　３は、取込
んだアナログ入力信号に応じたパルス周波数を決定し、
そのパルス周波数に応じた時間をプログラマブルタイマ
１４のタイマｌ１１４ｂに設定するようになっている。

タイマｎ１４ｂは、その設定された周期でＯＮ１０　Ｆ
　Ｆの信号をスイッチング素子１５よりデジタル出力す
るように構成されている。

この実施例パルス発生器では、プログラマブルタイマ１
４のタイマ１１４ａは、タイムアツプする毎にタイマ■
の割込みがＣＰＵ１３に入力され、ＣＰＵＩ　３は、こ
のタイマ■の割込みがある毎に第６図に示すようにアナ
ログ入力信号を取込む（ステップ５Ｔ２１）。そして、
そのアナログ入力信号データよりパルス周波数を決定す
る（ステップ５Ｔ２２）。つまり、入力データが大なる
場合には、それに応じて大なる周波数を、また逆に入力
データ値が小さい場合には、それに応じて小なる周波数
を決定する。次にこのパルス周波数に相当するタイマ値
をタイマｎ１４ｂに設定する。つまり大なる周波数の場
合には、それに応じた短い周期の期間をタイマｌ１１４
ｂに設定し、逆に周波数が小さい場合には、大なる期間
の周期をタイマｌ１１４ｂに設定する。従って、タイマ
］１１４ｂは、アナログ入力信号に対応した周期が設定
されることになる。そのため第７図（ａ）に示すように
、時刻Ｌ１でタイマｌ１４ａがタイマＩの割込みをＣＰ
Ｕ１３にかけると、それに応じてパルス周波数が決定さ
れるため、第７図（ハ）に示すように入力された信号値
の値に応じた周期ＴｅａでＯＮ１０　Ｆ　Ｆする信号を
スイッチング素子１５を通してパルス出力することなる
。

そして次にタイマ１１４ａの割込み、つまりサンプリン
グ周期が到来すると、ＣＰＵＩ　３は、入力ポート１１
、パスライン１２を通して、やはりその時点のアナログ
入力信号を取込み、それに応じてその時点におけるアナ
ログ信号値に対応した周波数を決定するため、第７図（
ｂ）に示すｔｚ以降のように、その入力信号値に応じた
周期Ｔｕｂの信号が出力される。つまり、この実施例パ
ルス発生器においても、タイマ■の割込みによるアナロ
グ信号のサンプリング入力時点毎に次のサンプリング時
刻まで、それぞれ取込まれたアナログ信号値に応じた周
波数のパルス信号が出力される。

（へ）発明の効果この発明によれば、アナログ入力信号の取込み周期を規
定するための第１のタイマと、さらに取込まれたアナロ
グ信号値に応じた周波数の周期に対応する時刻を規定す
る第２のタイマと、この第２のタイマによって規定され
る周期のパルス信号を出力する出力回路を備えるもので
あり、アナログ信号の取込み周期と、出力パルスの周期
が個別独立となるので、アナログ信号の取込み周期より
さらに周期の小さな、つまり高速のパルス信号を発生す
ることができ、アナログサンプリング周期よりも、遥か
に周波数の高い高速パルス信号を出力することができる
。

【図面の簡単な説明】

第１図は、この発明の実施例１を示す回路ブロック図、
第２図は、同パルス発生器の動作を説明するためのタイ
マＩの割込みを示すフロー図、第３図は、同タイマ■の
割込みの動作を説明するためのフロー図、第４図は、同
実施例パルス発生器の動作を説明するための波形図、第
５図は、この発明の実施例２の構成を示すブロック図、
第６図は、同パルス発生器の動作を説明するためのタイ
マ１の割込みを示すフロー図、第７図は、同パルス発生
器の動作を説明するための波形図である。１・ｌｌ：入力ポート、２・１２：パスライン。３・１３：Ｃｒ’Ｕ。４・１４：プログラマブルタイマ。４ａ・１４ａ：タイマＩ、　　４ｂ−１４ｂ：タイ？Ｉ
Ｉ。６：出力ポート。７・１５：出力スイッチング素子。特許出願人　　　　　株式会社島津製作所代理人　　弁
理士　　中　村　茂　信第２図　　　　　第３図第４図第６図第７図ｔ、　　　　　　　ｒ２

Claims

【特許請求の範囲】

（１）アナログ信号を第１の周期で取込み、取込まれた
アナログ信号値に応じた周波数のパルス信号を出力する
パルス発生器であって、前記第１の周期を固定的に規定する第１のタイマと、前
記取込まれたアナログ信号値に応じた周期を規定する第
２のタイマと、この第２のタイマで規定される周期のパ
ルス信号を出力するパルス出力回路とを備えてなること
を特徴とするパルス発生器。