JPH02271431A - 割り込み信号供給回路 - Google Patents
割り込み信号供給回路Info
- Publication number
- JPH02271431A JPH02271431A JP1093618A JP9361889A JPH02271431A JP H02271431 A JPH02271431 A JP H02271431A JP 1093618 A JP1093618 A JP 1093618A JP 9361889 A JP9361889 A JP 9361889A JP H02271431 A JPH02271431 A JP H02271431A
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- JP
- Japan
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- interrupt signal
- interrupt
- cpu
- signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＣＰＵの割り込み入力端子に割り込み信号を
供給するための割り込み信号供給回路に関する。
供給するための割り込み信号供給回路に関する。
［従来の技術］
ＣＰＵの機能の一つとして、割り込み動作かあり、種々
の目的のために利用されている。ＣＰＵは、その割り込
み入力端子に、所定レベル以上の信号が所定時間以上の
間入力された時、割り込み信号が供給されたと判断して
、割り込み動作を行なう。
の目的のために利用されている。ＣＰＵは、その割り込
み入力端子に、所定レベル以上の信号が所定時間以上の
間入力された時、割り込み信号が供給されたと判断して
、割り込み動作を行なう。
第３図は、ローレベルの割り込み信号で割り込みがかか
るタイプのＣＰＵに関しての割り込み信号供給回路の構
成を示している。即ち、図示しない割り込み信号発生源
で発生された割り込み信号■ が供給される割り込み信
号入力端子ｖＩＮは、■ エミッタが基準電位点に接続されたＮＰＮ ）ランジス
タＱ のベースに抵抗Ｒ１を介して接続されでいる。こ
のトランジスタＱ、のコレクタは、抵抗Ｒ２を介して電
源供給端子ＶＣＣに接続され、またＣ Ｐ Ｕ １．０
の割り込み入力端子ＩＮＴに接続されている。
るタイプのＣＰＵに関しての割り込み信号供給回路の構
成を示している。即ち、図示しない割り込み信号発生源
で発生された割り込み信号■ が供給される割り込み信
号入力端子ｖＩＮは、■ エミッタが基準電位点に接続されたＮＰＮ ）ランジス
タＱ のベースに抵抗Ｒ１を介して接続されでいる。こ
のトランジスタＱ、のコレクタは、抵抗Ｒ２を介して電
源供給端子ＶＣＣに接続され、またＣ Ｐ Ｕ １．０
の割り込み入力端子ＩＮＴに接続されている。
このような構成のものに於いては、割り込み信号発生源
から第４図（ａ）に示すような割り込み信号Ｖ が割り
込み信号入力端子ＶＩＮに供給されす ると、この割り込み信号ｖ１がハイレベルとなる時に、
トランジスタＱ、が導通ずる。従って、上記割り込み信
号Ｖ１がハイレベルの間、同図（ｂ）に示すようにロー
レベルとなるような割り込み信号ｖ２が、ＣＰＵｌ０の
割り込み入力端子ＩＮＴに供給されることになる。
から第４図（ａ）に示すような割り込み信号Ｖ が割り
込み信号入力端子ＶＩＮに供給されす ると、この割り込み信号ｖ１がハイレベルとなる時に、
トランジスタＱ、が導通ずる。従って、上記割り込み信
号Ｖ１がハイレベルの間、同図（ｂ）に示すようにロー
レベルとなるような割り込み信号ｖ２が、ＣＰＵｌ０の
割り込み入力端子ＩＮＴに供給されることになる。
ＣＰＵｌ０は、上記割り込み信号Ｖ２がローレベルとな
る継続時間ｔが所定期間、例えば２マシンサイクル以上
であった時、割り込みがかかるようになっている。換言
すれば、ＣＰＵｌ０に割り込み動作させるためには、Ｃ
ＰＵ１０のマシンサイクルの２倍以上の継続時間を持つ
ハイレベルの信号が、割り込み信号■１として、割り込
み信号入力端子ＶＩＮに与えられることが必要である。
る継続時間ｔが所定期間、例えば２マシンサイクル以上
であった時、割り込みがかかるようになっている。換言
すれば、ＣＰＵｌ０に割り込み動作させるためには、Ｃ
ＰＵ１０のマシンサイクルの２倍以上の継続時間を持つ
ハイレベルの信号が、割り込み信号■１として、割り込
み信号入力端子ＶＩＮに与えられることが必要である。
［発明が解決しようとする課ｉ］
ところで最近、省電力化のために、通常はＣＰＵの動作
クロック周波数を下げて使用し、必要なときにのみ高周
波数のクロックに切り換えるようにしたものが多々用い
られるようになってきている。このようなものの中には
、このクロックの切り換えを、割り込み信号の人力に応
じて行なうようにしているものがある。ところが前述し
たように、ＣＰＵはそのマシンサイクルの２倍以上の継
続時間の信号しか割り込み信号と認工しないので、高周
波数のクロックで動作しているたきであれば何等問題と
ならないような継続時間の信号であっても、低い周波数
のクロックで動作している場合には、うまく割り込みが
かからないということが起こり得る。例えば、８００
Ｋ１１ｚの低周波数のクロックを用いると、２０μｓ以
上の継続時間を持つ信号が人力されないと、割り込みか
がかからない。
クロック周波数を下げて使用し、必要なときにのみ高周
波数のクロックに切り換えるようにしたものが多々用い
られるようになってきている。このようなものの中には
、このクロックの切り換えを、割り込み信号の人力に応
じて行なうようにしているものがある。ところが前述し
たように、ＣＰＵはそのマシンサイクルの２倍以上の継
続時間の信号しか割り込み信号と認工しないので、高周
波数のクロックで動作しているたきであれば何等問題と
ならないような継続時間の信号であっても、低い周波数
のクロックで動作している場合には、うまく割り込みが
かからないということが起こり得る。例えば、８００
Ｋ１１ｚの低周波数のクロックを用いると、２０μｓ以
上の継続時間を持つ信号が人力されないと、割り込みか
がかからない。
そこで、通常では割り込みがかからないような短い継続
時１８１の信号が人力されたときでも、確実にＣＰＵに
割り込みがかかるようにすることが望まれている。
時１８１の信号が人力されたときでも、確実にＣＰＵに
割り込みがかかるようにすることが望まれている。
［発明が解決しようとする課題］
本発明は、このような事情に鑑みて成されたもので、そ
の目的とするところは、通常では割り込みがかからない
ような短い継続時間の信号が人力されたときでも、確実
にＣＰＵに割り込みがかかるようにすることを可能とす
る割り込み信号供給回路を提供することである。
の目的とするところは、通常では割り込みがかからない
ような短い継続時間の信号が人力されたときでも、確実
にＣＰＵに割り込みがかかるようにすることを可能とす
る割り込み信号供給回路を提供することである。
［課題を解決するための手段］
本発明の割り込み信号供給回路に於いては、ＣＰＵに割
り込み信号と検知できないような短い継続時間の割り込
み信号を受けるための割り込み信号受信手段と、上記割
り込ろ信号受信手段で受けた上記割り込み信号に所定の
時定数を持たせ、それによって上記割り込み信号の継続
時間を、上記ＣＰＵに割り込み動作させ得る継続時間に
変換するための割り込み信号変換手段と、上記割り込み
信号変換手段によって上記ＣＰＵに割り込み動作させ得
る継続時間とされた上記割り込み信号を上記ＣＰＵの割
り込み入力端子に供給する供給手段を備えさせて課題を
解決したものである。
り込み信号と検知できないような短い継続時間の割り込
み信号を受けるための割り込み信号受信手段と、上記割
り込ろ信号受信手段で受けた上記割り込み信号に所定の
時定数を持たせ、それによって上記割り込み信号の継続
時間を、上記ＣＰＵに割り込み動作させ得る継続時間に
変換するための割り込み信号変換手段と、上記割り込み
信号変換手段によって上記ＣＰＵに割り込み動作させ得
る継続時間とされた上記割り込み信号を上記ＣＰＵの割
り込み入力端子に供給する供給手段を備えさせて課題を
解決したものである。
［作用］
本発明の割り込み信号供給回路は、ＣＰＴＪが割り込み
信号と検知できないような短い継続時間の割り込み信号
を受けても、割り込み信号変換手段で、その割り込み信
号に所定の時定数を持たせることにより、上記割り込み
信号の継続時間をＣＰＵに割り込み動作させ得る継続時
間に変換して、ＣＰＵの割り込み入力端子に供給する。
信号と検知できないような短い継続時間の割り込み信号
を受けても、割り込み信号変換手段で、その割り込み信
号に所定の時定数を持たせることにより、上記割り込み
信号の継続時間をＣＰＵに割り込み動作させ得る継続時
間に変換して、ＣＰＵの割り込み入力端子に供給する。
従って、通常では割り込みがかからないような短い継続
時間の信号が入力されたときでも、確実にＣＰＵに割り
込みがかかるようにすることができる。
時間の信号が入力されたときでも、確実にＣＰＵに割り
込みがかかるようにすることができる。
［実施例］
以下、本発明の一実施例を図面を用いて説明する。
第１図は、実施例の割り込み信号供給回路の構成を示す
図である。ここで、この割り込み信号供給回路が接続さ
れるＣＰＵｌ０は、ローレベルの割り込み信号で割り込
みがかかるタイプのものであるとする。即ち、この割り
込み信号供給回路に於いては、図示しない割り込み信号
発生源で発生された割り込み信号Ｖ１が供給される割り
込み信号入力端子ＶＩＮは、エミッタが基準電位点に接
続されたＮＰＮ トランジスタＱ１のベースに、抵抗Ｒ
１を介して接続されている。このトランジスタＱ のコ
レクタは、抵抗Ｒ３及びコンデンサＣ１を介して基準電
位点に接続されている。この抵抗ＲとコンデンサＣ１の
接続点は、抵抗Ｒ２を介して電源供給端子Ｖ。０に接続
され、またＣＰＵ１０の割り込み入力端子ＩＮＴに接続
されている。
図である。ここで、この割り込み信号供給回路が接続さ
れるＣＰＵｌ０は、ローレベルの割り込み信号で割り込
みがかかるタイプのものであるとする。即ち、この割り
込み信号供給回路に於いては、図示しない割り込み信号
発生源で発生された割り込み信号Ｖ１が供給される割り
込み信号入力端子ＶＩＮは、エミッタが基準電位点に接
続されたＮＰＮ トランジスタＱ１のベースに、抵抗Ｒ
１を介して接続されている。このトランジスタＱ のコ
レクタは、抵抗Ｒ３及びコンデンサＣ１を介して基準電
位点に接続されている。この抵抗ＲとコンデンサＣ１の
接続点は、抵抗Ｒ２を介して電源供給端子Ｖ。０に接続
され、またＣＰＵ１０の割り込み入力端子ＩＮＴに接続
されている。
このような構成のものに於いては、割り込み信号入力端
子ｖＩＮにローレベルの信号が入力されているときには
、コンデンサＣ１は充電されており、ＣＰＵｌ０の割り
込み入力端子ＩＮＴには、ハイレベルの信号が供給され
ている。ここで、割り込み信号発生源から、割り込み信
号Ｖ１としてハイレベルの信号が割り込み信号入力端子
ＶＩＮに供給されると、トランジスタＱ１が導通する。
子ｖＩＮにローレベルの信号が入力されているときには
、コンデンサＣ１は充電されており、ＣＰＵｌ０の割り
込み入力端子ＩＮＴには、ハイレベルの信号が供給され
ている。ここで、割り込み信号発生源から、割り込み信
号Ｖ１としてハイレベルの信号が割り込み信号入力端子
ＶＩＮに供給されると、トランジスタＱ１が導通する。
このトランジスタＱ１の導通により、コンデンサＣＩは
急速に放電され、ＣＰＵｌ０の割り込み入力端子ＩＮＴ
に供給される割り込み信号ｖ２も、抵抗Ｒ３及びコンデ
ンサＣ１の値で決定される第１の時定数を持って急速に
ローレベルとなる。その後、再び信号Ｖ１がローレベル
に戻ると、トランジスタＱ１は遮断され、コンデンサＣ
１の充電が開始される。これにより、ＣＰＵｌ０の割り
込み入力端子ＩＮＴに供給される割り込み信号ｖ２は、
抵抗Ｒ２とコンデンサＣ１との値で決定される第２の時
定数を持って徐々にハイレベルへと変化する。
急速に放電され、ＣＰＵｌ０の割り込み入力端子ＩＮＴ
に供給される割り込み信号ｖ２も、抵抗Ｒ３及びコンデ
ンサＣ１の値で決定される第１の時定数を持って急速に
ローレベルとなる。その後、再び信号Ｖ１がローレベル
に戻ると、トランジスタＱ１は遮断され、コンデンサＣ
１の充電が開始される。これにより、ＣＰＵｌ０の割り
込み入力端子ＩＮＴに供給される割り込み信号ｖ２は、
抵抗Ｒ２とコンデンサＣ１との値で決定される第２の時
定数を持って徐々にハイレベルへと変化する。
従って、第２図（ａ）に示すように、ＣＰＵ１０の２マ
シンサイクルよりも非常に短い継続時間１１ （例え
ば、クロック周波数を６００ Ｋ１１ｚとしたとき、２
μｓ）のハイレベルのパルス信号が割り込み信号Ｖ１と
して割り込み信号入力端子ＶＩＮに供給された場合、Ｃ
ＰＵｌ０の割り込み入力端子ＩＮＴに供給される割り込
み信号Ｖ２は、同図（ｂ）に示すように鈍った波形とな
る。ここで、ＣＰＵｌ０のスレッショルドレベルＴＨは
、同図（ｂ）中に一点鎖線で示すようであるので、見か
け上、ＣＰＵｌ０の割り込み入力端子ＩＮＴには、ＣＰ
Ｕｌ０のマシンサイクルの２倍に相当する継続時間（例
えば、クロック周波数を６００ Ｋ１１ｚとしたとき、
２０μｓ）以上の継続時間ｔ２の割り込み信号Ｖ２が人
力されたこととなる。
シンサイクルよりも非常に短い継続時間１１ （例え
ば、クロック周波数を６００ Ｋ１１ｚとしたとき、２
μｓ）のハイレベルのパルス信号が割り込み信号Ｖ１と
して割り込み信号入力端子ＶＩＮに供給された場合、Ｃ
ＰＵｌ０の割り込み入力端子ＩＮＴに供給される割り込
み信号Ｖ２は、同図（ｂ）に示すように鈍った波形とな
る。ここで、ＣＰＵｌ０のスレッショルドレベルＴＨは
、同図（ｂ）中に一点鎖線で示すようであるので、見か
け上、ＣＰＵｌ０の割り込み入力端子ＩＮＴには、ＣＰ
Ｕｌ０のマシンサイクルの２倍に相当する継続時間（例
えば、クロック周波数を６００ Ｋ１１ｚとしたとき、
２０μｓ）以上の継続時間ｔ２の割り込み信号Ｖ２が人
力されたこととなる。
このように、コンデンサＣＩを付加することにより、割
り込み信号Ｖ２の立ち上がり波形を遅らせることができ
、結果として継続時間を長くし、以てＣＰＵｌ０に確実
に割り込みをかけることができるようになる。
り込み信号Ｖ２の立ち上がり波形を遅らせることができ
、結果として継続時間を長くし、以てＣＰＵｌ０に確実
に割り込みをかけることができるようになる。
なお、抵抗Ｒ３は、コンデンサＣＩの放電電流を制御す
るためのものであり、接続しなくても、動作に支障はな
い。
るためのものであり、接続しなくても、動作に支障はな
い。
また、上記実施例では、ＣＰＵｌ０として、ローレベル
の割り込み信号で割り込みがかかるものを例に取って説
明したが、本発明は、これに限定されるものではなく、
ハイレベルの割り込み信号で割り込みがかかるＣＰＵに
も適応可能なことは勿論である。
の割り込み信号で割り込みがかかるものを例に取って説
明したが、本発明は、これに限定されるものではなく、
ハイレベルの割り込み信号で割り込みがかかるＣＰＵに
も適応可能なことは勿論である。
［発明の効果］
以上詳述したように、本発明によれば、コンデンサＣ１
を付加することにより、割り込み信号Ｖ２の立ち上がり
波形を遅らせるようにし、通常では割り込みがかからな
いようなＣＰＵのマシンサイクルの２倍に達しないよう
な短い継続時間の信号が入力されたときでも、確実にＣ
ＰＵに割り込みがかかるようにすることができる。
を付加することにより、割り込み信号Ｖ２の立ち上がり
波形を遅らせるようにし、通常では割り込みがかからな
いようなＣＰＵのマシンサイクルの２倍に達しないよう
な短い継続時間の信号が入力されたときでも、確実にＣ
ＰＵに割り込みがかかるようにすることができる。
第１図は本発明の一実施例の構成を示す回路図、第２図
（ａ）及び（ｂ）はそれぞれ第１図の回路の入力及び出
力波形図、第３図は従来の構成を示す回路図、第４図（
ａ）及び（ｂ）はそれぞれ第３図の回路の入力及び出力
波形図である。 １０・・・ＣＰＵ５ Ｖ、Ｎ・・・割り込み信号入力端
子、Ｑ ・・・ＮＰＮ）ランジスタ、 Ｒ，Ｒ２゜Ｉ Ｒ・・・抵抗、 ＣＩ・・・コンデンサ、 ｖｃｃ・・
・電源供給端子。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 手 続 補 正 書
（ａ）及び（ｂ）はそれぞれ第１図の回路の入力及び出
力波形図、第３図は従来の構成を示す回路図、第４図（
ａ）及び（ｂ）はそれぞれ第３図の回路の入力及び出力
波形図である。 １０・・・ＣＰＵ５ Ｖ、Ｎ・・・割り込み信号入力端
子、Ｑ ・・・ＮＰＮ）ランジスタ、 Ｒ，Ｒ２゜Ｉ Ｒ・・・抵抗、 ＣＩ・・・コンデンサ、 ｖｃｃ・・
・電源供給端子。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 手 続 補 正 書
Claims (1)
- 【特許請求の範囲】 ＣＰＵに割り込み信号を供給する回路であって、割り込
み信号と検知できないような短い継続時間の割り込み信
号を受けるための割り込み信号受信手段と、 上記割り込み信号受信手段で受けた上記割り込み信号に
所定の時定数を持たせ、それによって上記割り込み信号
の継続時間を、上記ＣＰＵに割り込み動作させ得る継続
時間に変換するための割り込み信号変換手段と、 上記割り込み信号変換手段によって上記ＣＰＵに割り込
み動作させ得る継続時間とされた上記割り込み信号を上
記ＣＰＵの割り込み入力端子に供給する供給手段と をＣＰＵに具備させたことを特徴とする割り込み信号供
給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093618A JPH02271431A (ja) | 1989-04-13 | 1989-04-13 | 割り込み信号供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093618A JPH02271431A (ja) | 1989-04-13 | 1989-04-13 | 割り込み信号供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271431A true JPH02271431A (ja) | 1990-11-06 |
Family
ID=14087310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093618A Pending JPH02271431A (ja) | 1989-04-13 | 1989-04-13 | 割り込み信号供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271431A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164426A (en) * | 1980-05-23 | 1981-12-17 | Fujitsu Ten Ltd | Interruption signal processing system |
-
1989
- 1989-04-13 JP JP1093618A patent/JPH02271431A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164426A (en) * | 1980-05-23 | 1981-12-17 | Fujitsu Ten Ltd | Interruption signal processing system |
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