JPH0113233B2 - - Google Patents
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- JPH0113233B2 JPH0113233B2 JP58223578A JP22357883A JPH0113233B2 JP H0113233 B2 JPH0113233 B2 JP H0113233B2 JP 58223578 A JP58223578 A JP 58223578A JP 22357883 A JP22357883 A JP 22357883A JP H0113233 B2 JPH0113233 B2 JP H0113233B2
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- JP
- Japan
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- semiconductor region
- electrode
- type region
- semiconductor
- section
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/26—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having three or more potential barriers, e.g. photothyristors
- H10F30/263—Photothyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
Landscapes
- Thyristors (AREA)
- Light Receiving Elements (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、光ターンオンおよび光ターンオフ
機能を有する光GTO、光トランジスタ等の半導
体装置に関する。
機能を有する光GTO、光トランジスタ等の半導
体装置に関する。
光信号によつて制御される半導体装置の１つと
して光トリガサイリスタが実用化されている。こ
の光トリガサイリスタは光信号によつてターンオ
ンされるので、制御回路を主回路と電気的に分離
することができ、これによつて、制御回路の設計
自由度が増加する、ノイズの回り込みが無くなり
信頼性が向上する、装置が小型、軽量化される、
等の利点が得られる。しかしながら、ターンオフ
時には、強制転流回路を用いてアノード，カソー
ド間に逆バイアスを印加する必要があるので、強
制転流回路を必要としない自己消弧型のものに比
べれば、装置が大型になる、コストが高くなる、
ターンオフ時間が長い、等の欠点がある。そこで
これらの欠点を解消する目的で、従来では、電気
的に自己消弧可能な光トリガサイリスタが考案さ
れている。
して光トリガサイリスタが実用化されている。こ
の光トリガサイリスタは光信号によつてターンオ
ンされるので、制御回路を主回路と電気的に分離
することができ、これによつて、制御回路の設計
自由度が増加する、ノイズの回り込みが無くなり
信頼性が向上する、装置が小型、軽量化される、
等の利点が得られる。しかしながら、ターンオフ
時には、強制転流回路を用いてアノード，カソー
ド間に逆バイアスを印加する必要があるので、強
制転流回路を必要としない自己消弧型のものに比
べれば、装置が大型になる、コストが高くなる、
ターンオフ時間が長い、等の欠点がある。そこで
これらの欠点を解消する目的で、従来では、電気
的に自己消弧可能な光トリガサイリスタが考案さ
れている。
第１図は上記自己消弧可能な光トリガサイリス
タの素子構造を示す断面図である。このサイリス
タは、Ｐエミツタ１、N-ベース２、Ｐベース３、
N+エミツタ４、アノード電極５およびカソード
電極６からなる主GTOサイリスタ部１０と、上
記Ｐエミツタ１、N-ベース２、Ｐベース３、ア
ノード電極５が主GTOサイリスタ部１０と共通
であり、さらにN+エミツタ７とエミツタ、ゲー
ト短絡電極８を有する補助GTOサイリスタ部１
１とから構成されている。そしてこのサイリスタ
をターンオンさせる場合には、補助GTOサイリ
スタ部１１におけるＰベース３とN+エミツタ７
との界面の露出部付近にh〓の光を照射することに
よつて行なわれる。またオン状態にあるときに、
このサイリスタをターンオフさせる場合には、補
助GTOサイリスタ部１１の短絡電極８と主GTO
サイリスタ部１０のカソード電極６との間に接続
され、直流バイアス源１２とスイツチ１３とから
なるゲートターンオフ回路１４内のスイツチ１３
を閉じて、主GTOサイリスタ部１０のゲート、
カソード間に直流バイアスを印加することによつ
て行なわれる。
タの素子構造を示す断面図である。このサイリス
タは、Ｐエミツタ１、N-ベース２、Ｐベース３、
N+エミツタ４、アノード電極５およびカソード
電極６からなる主GTOサイリスタ部１０と、上
記Ｐエミツタ１、N-ベース２、Ｐベース３、ア
ノード電極５が主GTOサイリスタ部１０と共通
であり、さらにN+エミツタ７とエミツタ、ゲー
ト短絡電極８を有する補助GTOサイリスタ部１
１とから構成されている。そしてこのサイリスタ
をターンオンさせる場合には、補助GTOサイリ
スタ部１１におけるＰベース３とN+エミツタ７
との界面の露出部付近にh〓の光を照射することに
よつて行なわれる。またオン状態にあるときに、
このサイリスタをターンオフさせる場合には、補
助GTOサイリスタ部１１の短絡電極８と主GTO
サイリスタ部１０のカソード電極６との間に接続
され、直流バイアス源１２とスイツチ１３とから
なるゲートターンオフ回路１４内のスイツチ１３
を閉じて、主GTOサイリスタ部１０のゲート、
カソード間に直流バイアスを印加することによつ
て行なわれる。
第２図は上記第１図に示す光トリガサイリスタ
を使用した回路を示す。図において１５は主
GTOサイリスタ部１０および補助GTOサイリス
タ部１１からなる光トリガサイリスタである。こ
のサイリスタ１５のアノード、カソードＡ，Ｋ間
には、直流電源２１および負荷回路２２が直列接
続されている。上記サイリスタ１５のターンオン
動作は、制御回路２３からの電気信号によつてゲ
ートターンオン回路２４が作動して発光ダイオー
ド２５が駆動され、h〓の光信号によつて開始され
る。また、ターンオフ動作は、上記制御回路２３
からの電気信号によつてゲートターンオフ回路２
６が作動し、ゲート、カソード間に逆電流が流さ
れることによつて開始される。
を使用した回路を示す。図において１５は主
GTOサイリスタ部１０および補助GTOサイリス
タ部１１からなる光トリガサイリスタである。こ
のサイリスタ１５のアノード、カソードＡ，Ｋ間
には、直流電源２１および負荷回路２２が直列接
続されている。上記サイリスタ１５のターンオン
動作は、制御回路２３からの電気信号によつてゲ
ートターンオン回路２４が作動して発光ダイオー
ド２５が駆動され、h〓の光信号によつて開始され
る。また、ターンオフ動作は、上記制御回路２３
からの電気信号によつてゲートターンオフ回路２
６が作動し、ゲート、カソード間に逆電流が流さ
れることによつて開始される。
したがつて、第１図のサイリスタを用いた回路
では、ゲートターンオフ回路２６内または制御回
路２３とゲートターンオフ回路２６との間にパル
ストランスあるいはフオトカプラ等のインターフ
エイスを設けないと、制御回路２３とサイリスタ
１５とを電気的に分離することはできない。すな
わち、自己消弧可能な光トリガサイリスタであつ
ても、制御回路との間にインターフエイスを必要
とするので、装置の大型化、高コスト化、信頼性
の低下、等を招くという欠点がある。また、上記
インターフエイスを設けない場合には、制御回路
の設計自由度が低下したり、別に保護回路が必要
になる等の欠点が生じる。
では、ゲートターンオフ回路２６内または制御回
路２３とゲートターンオフ回路２６との間にパル
ストランスあるいはフオトカプラ等のインターフ
エイスを設けないと、制御回路２３とサイリスタ
１５とを電気的に分離することはできない。すな
わち、自己消弧可能な光トリガサイリスタであつ
ても、制御回路との間にインターフエイスを必要
とするので、装置の大型化、高コスト化、信頼性
の低下、等を招くという欠点がある。また、上記
インターフエイスを設けない場合には、制御回路
の設計自由度が低下したり、別に保護回路が必要
になる等の欠点が生じる。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、光信号によつてター
ンオンおよびターンオフ可能とすることによつ
て、装置の小型、軽量化、装置の信頼性の向上、
低コスト化、制御回路の設計自由度の増加、等が
実現できる半導体装置を提供することにある。
たものであり、その目的は、光信号によつてター
ンオンおよびターンオフ可能とすることによつ
て、装置の小型、軽量化、装置の信頼性の向上、
低コスト化、制御回路の設計自由度の増加、等が
実現できる半導体装置を提供することにある。
この発明による半導体装置は、Ｐエミツタ、
N-ベース、ＰベースおよびN+エミツタからなる
主GTOサイリスタのＰベースにN+領域を設け、
このN+領域と上記N+エミツタをソースおよびド
レイン領域とするMOSトランジスタを形成し、
このMOSトランジスタを直流バイアス源ととも
に上記主GTOサイリスタのゲート、カソード間
に挿入し、上記MOSトランジスタのゲートと上
記主GTOサイリスタのゲートとの間にフオトダ
イオードを挿入することによつて、光信号により
ターンオンおよびターンオフさせることができる
ようにされている。
N-ベース、ＰベースおよびN+エミツタからなる
主GTOサイリスタのＰベースにN+領域を設け、
このN+領域と上記N+エミツタをソースおよびド
レイン領域とするMOSトランジスタを形成し、
このMOSトランジスタを直流バイアス源ととも
に上記主GTOサイリスタのゲート、カソード間
に挿入し、上記MOSトランジスタのゲートと上
記主GTOサイリスタのゲートとの間にフオトダ
イオードを挿入することによつて、光信号により
ターンオンおよびターンオフさせることができる
ようにされている。
以下図面を参照してこの発明の一実施例を説明
する。第３図はこの発明の半導体装置をGTOサ
イリスタに実施した場合の素子構造を示すパター
ン平面図である。このGTOサイリスタは平面形
状が円形をなし、中央部には補助GTOサイリス
タ部の受光部３１が設けられ、さらに中心から放
射状に延長された複数の主GTOサイリスタ部３
２が設けられている。さらに所定位置にはフオト
ダイオード部の受光部３３が設けられている。ま
たこのGTOサイリスタの上面の大部分には図中
斜線を付して示す、アルミニウムからなる電極３
４が設けらている。
する。第３図はこの発明の半導体装置をGTOサ
イリスタに実施した場合の素子構造を示すパター
ン平面図である。このGTOサイリスタは平面形
状が円形をなし、中央部には補助GTOサイリス
タ部の受光部３１が設けられ、さらに中心から放
射状に延長された複数の主GTOサイリスタ部３
２が設けられている。さらに所定位置にはフオト
ダイオード部の受光部３３が設けられている。ま
たこのGTOサイリスタの上面の大部分には図中
斜線を付して示す、アルミニウムからなる電極３
４が設けらている。
第４図は第３図のGTOサイリスタの模式的な
断面図である。図において４１は比較的低濃度
の、たとえば３×1013cm-3程度の不純物濃度を持
ち150Ω・cmと比較的高い抵抗率を持つN-型領域
である、このN-型領域４１の一方露出面には、
１×1018〜５×1019cm-3程度の不純物濃度を持ち
比較的低い抵抗率を持つＰ型領域４２が形成され
る。さらにこのＰ型領域４２の一部には、その端
部が上記N-型領域４１にまで達するN+型領域４
３が形成される。上記N-型領域４１の他方露出
面には、１×1017〜５×1018cm-3程度の不純物濃
度を持ち比較的低い抵抗率を持つＰ型領域４４が
形成される。また図中、中央部に位置するＰ型領
域４２に対応した上記Ｐ型領域４４の露出面の表
面領域には、１×1020〜１×1021cm-3程度の不純
物濃度を持ち比較的低い抵抗率を持つN+型領域
４５が形成される。さらに図中の左端部に位置す
るＰ型領域４２に対応した上記Ｐ型領域４４の露
出面の表面領域には、上記N+型領域４５と同程
度の不純物濃度を持つN+型領域４６が形成され
る。また上記N+型領域４３に対応した上記Ｐ型
領域４４の露出面の表面領域には、上記N+型領
域４５を取り囲こみかつこのN+型領域４５とは
分離して、上記N+型領域４５と同程度の不純物
濃度を持つN+型領域４７が形成される。さらに
また、上記N+型領域４３に対応した上記Ｐ型領
域４４の露出面の表面領域には、それぞれ上記
N+型領域４５と同程度の不純物濃度を持つ複数
のN+型領域４８が互いに分離して形成される。
なお、上記各N+型領域４５，４６，４７および
４８は、Ｐ型領域４４に対する同一拡散工程によ
つて並列的に形成される。上記Ｐ型領域４４にお
いて、上記N+型領域４５，４６，４７および４
８が形成されておらずその表面が露出している部
分には１×1018cm-3以下の不純物濃度を持つP-型
領域４９が形成される。
断面図である。図において４１は比較的低濃度
の、たとえば３×1013cm-3程度の不純物濃度を持
ち150Ω・cmと比較的高い抵抗率を持つN-型領域
である、このN-型領域４１の一方露出面には、
１×1018〜５×1019cm-3程度の不純物濃度を持ち
比較的低い抵抗率を持つＰ型領域４２が形成され
る。さらにこのＰ型領域４２の一部には、その端
部が上記N-型領域４１にまで達するN+型領域４
３が形成される。上記N-型領域４１の他方露出
面には、１×1017〜５×1018cm-3程度の不純物濃
度を持ち比較的低い抵抗率を持つＰ型領域４４が
形成される。また図中、中央部に位置するＰ型領
域４２に対応した上記Ｐ型領域４４の露出面の表
面領域には、１×1020〜１×1021cm-3程度の不純
物濃度を持ち比較的低い抵抗率を持つN+型領域
４５が形成される。さらに図中の左端部に位置す
るＰ型領域４２に対応した上記Ｐ型領域４４の露
出面の表面領域には、上記N+型領域４５と同程
度の不純物濃度を持つN+型領域４６が形成され
る。また上記N+型領域４３に対応した上記Ｐ型
領域４４の露出面の表面領域には、上記N+型領
域４５を取り囲こみかつこのN+型領域４５とは
分離して、上記N+型領域４５と同程度の不純物
濃度を持つN+型領域４７が形成される。さらに
また、上記N+型領域４３に対応した上記Ｐ型領
域４４の露出面の表面領域には、それぞれ上記
N+型領域４５と同程度の不純物濃度を持つ複数
のN+型領域４８が互いに分離して形成される。
なお、上記各N+型領域４５，４６，４７および
４８は、Ｐ型領域４４に対する同一拡散工程によ
つて並列的に形成される。上記Ｐ型領域４４にお
いて、上記N+型領域４５，４６，４７および４
８が形成されておらずその表面が露出している部
分には１×1018cm-3以下の不純物濃度を持つP-型
領域４９が形成される。
なお、上記N+型領域４５の端部とＰ型領域４
２の端部との間の距離l1は、ホールの拡散長をLP
とするときに次式を満足するような値に設定され
ている。
２の端部との間の距離l1は、ホールの拡散長をLP
とするときに次式を満足するような値に設定され
ている。
l1≧LP／３ ……(1)
さらに、上記N+型領域４７の内側端部と上記
N+型領域４６の端部との間の距離l2は、次式を
満足するような値に設定されている。
N+型領域４６の端部との間の距離l2は、次式を
満足するような値に設定されている。
l2≧LP／３ ……(2)
上記N+型領域４３を含む上記Ｐ型領域４２の
露出面全面には、アルミニウムによる電極５０が
形成される。上記N+型領域４５および上記N+型
領域４７相互間をまたぐように、上記Ｐ型領域４
４の露出面上には、シリコン酸化膜等からなるゲ
ート絶縁膜５１が形成される。そしてこのゲート
絶縁膜５１の表面上には、アルミニウムによる電
極５２が形成される。上記N+型領域４５，４７
の露出面上にも、アルミニウムによる電極５３，
５４がそれぞれ形成される。上記N+型領域４６
の露出面上には、上記P-型領域４９の露出面上
にまで延長された、アルミニウムによる電極５５
が形成される。さらに上記複数の各N+型領域４
８の露出面上には、それぞれ上記P-型領域４９
の露出面上にまで延長された、アルミニウムによ
る各電極５６が形成され、さらにこれら各電極５
６のうち最も右側に位置しているものに隣接し
た、P-型領域４９の露出面上にはアルミニウム
による電極５７が形成される。
露出面全面には、アルミニウムによる電極５０が
形成される。上記N+型領域４５および上記N+型
領域４７相互間をまたぐように、上記Ｐ型領域４
４の露出面上には、シリコン酸化膜等からなるゲ
ート絶縁膜５１が形成される。そしてこのゲート
絶縁膜５１の表面上には、アルミニウムによる電
極５２が形成される。上記N+型領域４５，４７
の露出面上にも、アルミニウムによる電極５３，
５４がそれぞれ形成される。上記N+型領域４６
の露出面上には、上記P-型領域４９の露出面上
にまで延長された、アルミニウムによる電極５５
が形成される。さらに上記複数の各N+型領域４
８の露出面上には、それぞれ上記P-型領域４９
の露出面上にまで延長された、アルミニウムによ
る各電極５６が形成され、さらにこれら各電極５
６のうち最も右側に位置しているものに隣接し
た、P-型領域４９の露出面上にはアルミニウム
による電極５７が形成される。
ここで、主GTOサイリスタ部６０は、前記Ｐ
型領域４２をＰエミツタ、前記N-型領域４１を
Ｎベース、前記Ｐ型領域４４をＰベースおよび前
記N+型領域４５をN+エミツタとし、前記電極５
０をアノード電極、前記電極５３をカソード電極
および前記第３図中の電極３４に対応した前記電
極５５，５６をゲート電極として構成されてい
る。前記補助サイリスタ部６１は、前記Ｐ型領域
４２をＰエミツタ、前記N-型領域４１をＮベー
ス、前記Ｐ型領域４４をＰベースおよび前記N+
型領域４６をN+エミツタとし、前記電極５０を
アノード電極、前記電極５５をエミツタ、ゲート
短絡電極として構成されている。また、上記主
GTOサイリスタ部６０の周囲には、N+型領域４
５，４７それぞれをソースもしくはドレインと
し、電極５２をゲート電極、電極５３をソース電
極、電極５４をドレイン電極とするＮチヤネルの
MOSトランジスタ部６２が構成されている。さ
らに前記Ｐ型領域４４と前記複数の各N+型領域
４８とはフオトダイオード部６３の各フオトダイ
オードを構成しており、個々のフオトダイオード
は前記電極５６によつて直列接続されている。そ
してこのフオトダイオード部６３において最も左
側に位置している電極５６が、直列接続されてい
る複数のフオトダイオードのカソード電極とな
り、前記電極５７がアノード電極となつている。
型領域４２をＰエミツタ、前記N-型領域４１を
Ｎベース、前記Ｐ型領域４４をＰベースおよび前
記N+型領域４５をN+エミツタとし、前記電極５
０をアノード電極、前記電極５３をカソード電極
および前記第３図中の電極３４に対応した前記電
極５５，５６をゲート電極として構成されてい
る。前記補助サイリスタ部６１は、前記Ｐ型領域
４２をＰエミツタ、前記N-型領域４１をＮベー
ス、前記Ｐ型領域４４をＰベースおよび前記N+
型領域４６をN+エミツタとし、前記電極５０を
アノード電極、前記電極５５をエミツタ、ゲート
短絡電極として構成されている。また、上記主
GTOサイリスタ部６０の周囲には、N+型領域４
５，４７それぞれをソースもしくはドレインと
し、電極５２をゲート電極、電極５３をソース電
極、電極５４をドレイン電極とするＮチヤネルの
MOSトランジスタ部６２が構成されている。さ
らに前記Ｐ型領域４４と前記複数の各N+型領域
４８とはフオトダイオード部６３の各フオトダイ
オードを構成しており、個々のフオトダイオード
は前記電極５６によつて直列接続されている。そ
してこのフオトダイオード部６３において最も左
側に位置している電極５６が、直列接続されてい
る複数のフオトダイオードのカソード電極とな
り、前記電極５７がアノード電極となつている。
上記電極５２（MOSトランジスタ部６２のゲ
ート電極）は上記電極５７（フオトダイオード部
６３のアノード電極）と接続される。上記電極５
５（補助GTOサイリスタ部６１のエミツタゲー
ト短絡電極）は上記電極５６（フオトダイオード
部６３のカソード電極）と接続され、さらにター
ンオフ用の直流バイアス電源６４の負極側と接続
される。また上記電極５４（MOSトランジスタ
部６２のドレイン電極）は上記直流バイアス電源
６４の正極側と接続される。
ート電極）は上記電極５７（フオトダイオード部
６３のアノード電極）と接続される。上記電極５
５（補助GTOサイリスタ部６１のエミツタゲー
ト短絡電極）は上記電極５６（フオトダイオード
部６３のカソード電極）と接続され、さらにター
ンオフ用の直流バイアス電源６４の負極側と接続
される。また上記電極５４（MOSトランジスタ
部６２のドレイン電極）は上記直流バイアス電源
６４の正極側と接続される。
このGTOサイリスタをターンオンさせる場合、
補助GTOサイリスタ部６１における、N+型領域
４６とＰ型領域４４との接合部の露出面にh〓の光
信号を照射することによつて行なわれ、またター
ンオフさせる場合にはフオトダイオード部６３に
おける各N+型領域４８とＰ型領域４４との接合
部の露出面にh〓の光信号を照射することによつて
行なわれる。
補助GTOサイリスタ部６１における、N+型領域
４６とＰ型領域４４との接合部の露出面にh〓の光
信号を照射することによつて行なわれ、またター
ンオフさせる場合にはフオトダイオード部６３に
おける各N+型領域４８とＰ型領域４４との接合
部の露出面にh〓の光信号を照射することによつて
行なわれる。
第５図は第４図における主GTOサイリスタ部
の拡大パターン平面図である。なお、第５図にお
いて第４図と対応した箇所には同一符号を付して
いる。第５図において、MOSトランジスタ部６
２のゲート電極となる電極５２は、前記複数の主
GTOサイリスタ部６０の周囲に設けられている
他のMOSトランジスタ部に対して共通接続され
ている。これと同様にMOSトランジスタ部６２
のドレイン電極５４も他のMOSトランジスタ部
に対して共通接続されている。
の拡大パターン平面図である。なお、第５図にお
いて第４図と対応した箇所には同一符号を付して
いる。第５図において、MOSトランジスタ部６
２のゲート電極となる電極５２は、前記複数の主
GTOサイリスタ部６０の周囲に設けられている
他のMOSトランジスタ部に対して共通接続され
ている。これと同様にMOSトランジスタ部６２
のドレイン電極５４も他のMOSトランジスタ部
に対して共通接続されている。
第６図は第４図におけるフオトダイオード部の
拡大パターン平面図である。図示するようにこの
フオトダイオード部は、前記P-型領域４９の露
出面上に形成されているアノード電極としての電
極５７を中心にして、複数の各N+型領域４８が
リング状に形成されており、各電極５６もリング
状に形成されている。
拡大パターン平面図である。図示するようにこの
フオトダイオード部は、前記P-型領域４９の露
出面上に形成されているアノード電極としての電
極５７を中心にして、複数の各N+型領域４８が
リング状に形成されており、各電極５６もリング
状に形成されている。
第７図は第４図に示すGTOサイリスタの等価
回路図である。図示するように、前記主GTOサ
イリスタ部６０は、エミツタがアノード電極Ａに
接続されているPNPトランジスタ７１と、エミ
ツタがカソード電極Ｋに接続されているNPNト
ランジスタ７１とからなり、PNPトランジスタ
７０のコレクタ、ベースがNPNトランジスタ７
１のベース、コレクタにそれぞれ接続されてい
る。一方、前記補助GTOサイリスタ部６１は、
エミツタがアノード電極Ａに接続されている
PNPトランジスタ７２と、ベース、エミツタ間
に抵抗R1が挿入されかつエミツタが抵抗R2を介
して上記主GTOサイリスタ部６０のNPNトラン
ジスタ７１のベースに接続されているNPNトラ
ンジスタ７３とからなり、PNPトランジスタ７
２のコレクタ、ベースがNPNトランジスタ７３
のベース、コレクタにそれぞれ接続されている。
上記NPNトランジスタ７１のエミツタにはMOS
トランジスタ部６２のソースが接続されている。
このMOSトランジスタ部６２のドレインは、前
記ターンオフ用の直流バイアス電源６４の正極側
に接続されている。上記直流バイアス電源６４の
負極側は前記NPNトランジスタ７３のエミツタ
に接続されている。前記フオトダイオード部６３
のアノード電極は上記MOSトランジスタ部６２
のゲートに、カソード電極は上記NPNトランジ
スタ７３のエミツタにそれぞれ接続されている。
なお、上記等価回路における抵抗R1，R2は、第
４図中のＰ型領域に存在する抵抗成分を等価的に
示したものである。
回路図である。図示するように、前記主GTOサ
イリスタ部６０は、エミツタがアノード電極Ａに
接続されているPNPトランジスタ７１と、エミ
ツタがカソード電極Ｋに接続されているNPNト
ランジスタ７１とからなり、PNPトランジスタ
７０のコレクタ、ベースがNPNトランジスタ７
１のベース、コレクタにそれぞれ接続されてい
る。一方、前記補助GTOサイリスタ部６１は、
エミツタがアノード電極Ａに接続されている
PNPトランジスタ７２と、ベース、エミツタ間
に抵抗R1が挿入されかつエミツタが抵抗R2を介
して上記主GTOサイリスタ部６０のNPNトラン
ジスタ７１のベースに接続されているNPNトラ
ンジスタ７３とからなり、PNPトランジスタ７
２のコレクタ、ベースがNPNトランジスタ７３
のベース、コレクタにそれぞれ接続されている。
上記NPNトランジスタ７１のエミツタにはMOS
トランジスタ部６２のソースが接続されている。
このMOSトランジスタ部６２のドレインは、前
記ターンオフ用の直流バイアス電源６４の正極側
に接続されている。上記直流バイアス電源６４の
負極側は前記NPNトランジスタ７３のエミツタ
に接続されている。前記フオトダイオード部６３
のアノード電極は上記MOSトランジスタ部６２
のゲートに、カソード電極は上記NPNトランジ
スタ７３のエミツタにそれぞれ接続されている。
なお、上記等価回路における抵抗R1，R2は、第
４図中のＰ型領域に存在する抵抗成分を等価的に
示したものである。
次に第４図のような構成のGTOサイリスタの
動作を、第７図の等価回路を用いて説明する。な
お、予めアノード電極Ａとカソード電極Ｋとの間
にはアノードが正、カソードが負極性となるよう
な電圧が印加されており、アノード、カソード間
が順阻止状態にされているものとする。ここでい
ま、h〓の光信号が補助GTOサイリスタ部６１の
NPNトランジスタ７３のベース、エミツタ接合
に照射されると、この接合部に生じている空乏領
域内に電子、正孔対が発生する。この電子および
正孔は、接合のポテンシヤル分布状態（ビルト・
インボルテージ）によつて、正孔はＰ型のベース
側に、電子はN+型のエミツタ側にそれぞれ分離
される。そしてこれら分離された電子と正孔によ
る電位差が拡散電位差にほぼ等しくなると、
NPNトランジスタ７３のベース、エミツタ接合
に電流が流れ始める。さらにこの電流がPNPト
ランジスタ７２のベース電流となつて、補助
GTOサイリスタ部６１がターンオンする。補助
GTOサイリスタ部６１のカソード電流が抵抗R2
を介して主GTOサイリスタ部６０のゲート電流
として供給され、この結果、主GTOサイリスタ
部６０もターンオンする。すなわち、アノード電
極Ａとカソード電極Ｋとの間には大きな電流が流
れる。
動作を、第７図の等価回路を用いて説明する。な
お、予めアノード電極Ａとカソード電極Ｋとの間
にはアノードが正、カソードが負極性となるよう
な電圧が印加されており、アノード、カソード間
が順阻止状態にされているものとする。ここでい
ま、h〓の光信号が補助GTOサイリスタ部６１の
NPNトランジスタ７３のベース、エミツタ接合
に照射されると、この接合部に生じている空乏領
域内に電子、正孔対が発生する。この電子および
正孔は、接合のポテンシヤル分布状態（ビルト・
インボルテージ）によつて、正孔はＰ型のベース
側に、電子はN+型のエミツタ側にそれぞれ分離
される。そしてこれら分離された電子と正孔によ
る電位差が拡散電位差にほぼ等しくなると、
NPNトランジスタ７３のベース、エミツタ接合
に電流が流れ始める。さらにこの電流がPNPト
ランジスタ７２のベース電流となつて、補助
GTOサイリスタ部６１がターンオンする。補助
GTOサイリスタ部６１のカソード電流が抵抗R2
を介して主GTOサイリスタ部６０のゲート電流
として供給され、この結果、主GTOサイリスタ
部６０もターンオンする。すなわち、アノード電
極Ａとカソード電極Ｋとの間には大きな電流が流
れる。
オン状態にされているこのサイリスタをターン
オフさせるにはフオトダイオード部６３にh〓の光
信号を照射すことによつて行なう。なお、このフ
オトダイオード部６３でフオトダイオードが10個
程度直列接続されている。フオトダイオード部６
３に上記光信号が照射されると、そのアノード電
極とカソード電極との間には電圧が誘起され、
MOSトランジスタ部６２のゲート電極はバツク
ゲートに対して正極性の電圧が印加される。い
ま、このゲート電圧がMOSトランジスタ部６２
のしきい値電圧Vth以上となるように上記フオト
ダイオードの数が設定されていれば、このMOS
トランジスタ部６２はオン状態となる。これによ
り、直流バイアス電源６４、MOSトランジスタ
部６２のドレイン、同じくソース、主GTOサイ
リスタ部６０のNPNトランジスタ７１のエミツ
タ、同じくベースおよび抵抗R2のループで直流
電流が流れる。この電流によつて主GTOサイリ
スタ部６０のＰベース（PNPトランジスタ７０
のコレクタおよびNPNトランジスタ７１のベー
ス）内の過剰キヤリアが打ち消され、このキヤリ
アが消滅すると、主GTOサイリスタ部６０の
NPNトランジスタ７１のベース、エミツタ接合
が逆バイアスされる。すると、PNPトランジス
タ７０のベース電流が流れなくなり、主GTOサ
イリスタ部６０がターンオフする。
オフさせるにはフオトダイオード部６３にh〓の光
信号を照射すことによつて行なう。なお、このフ
オトダイオード部６３でフオトダイオードが10個
程度直列接続されている。フオトダイオード部６
３に上記光信号が照射されると、そのアノード電
極とカソード電極との間には電圧が誘起され、
MOSトランジスタ部６２のゲート電極はバツク
ゲートに対して正極性の電圧が印加される。い
ま、このゲート電圧がMOSトランジスタ部６２
のしきい値電圧Vth以上となるように上記フオト
ダイオードの数が設定されていれば、このMOS
トランジスタ部６２はオン状態となる。これによ
り、直流バイアス電源６４、MOSトランジスタ
部６２のドレイン、同じくソース、主GTOサイ
リスタ部６０のNPNトランジスタ７１のエミツ
タ、同じくベースおよび抵抗R2のループで直流
電流が流れる。この電流によつて主GTOサイリ
スタ部６０のＰベース（PNPトランジスタ７０
のコレクタおよびNPNトランジスタ７１のベー
ス）内の過剰キヤリアが打ち消され、このキヤリ
アが消滅すると、主GTOサイリスタ部６０の
NPNトランジスタ７１のベース、エミツタ接合
が逆バイアスされる。すると、PNPトランジス
タ７０のベース電流が流れなくなり、主GTOサ
イリスタ部６０がターンオフする。
このようにこの実施例によるGTOサイリスタ
は、光信号によつてターンオンおよびターンオフ
させることができる。このため、制御回路と純粋
に分離することができるので、従来の自己消弧可
能な光トリガサイリスタに生じていた装置の大型
化、高コスト化、信頼性の低下、等の欠点をすべ
て除去することができる。
は、光信号によつてターンオンおよびターンオフ
させることができる。このため、制御回路と純粋
に分離することができるので、従来の自己消弧可
能な光トリガサイリスタに生じていた装置の大型
化、高コスト化、信頼性の低下、等の欠点をすべ
て除去することができる。
なお、上記実施例において、N+型領域４５，
４７，４６を形成する場合に前記(1)，(2)式を満足
させるようにしているのは、MOSトランジスタ
部６２のしきい値電圧Vthが正孔濃度の増加によ
つて上昇する現象を抑制するためであり、Vthと
l1，l2との関係が第８図の特性図に示すようにな
つているからである。第８図中のVthoはこの
GTOサイリスタに主電流が流れていないときの
しきい値電圧である。また、上記実施例におい
て、Ｐ型領域４４の表面領域にP-型領域４９を
形成しているのは、MOSトランジスタ部６２の
しきい値電圧Vthを低くして、前記フオトダイオ
ード部６３で直列接続されるフオトダイオードの
数をできるだけ少なくするようにしたものであ
る。したがつて、上記P-型領域４９はMOSトラ
ンジスタ部６２のみに形成してもよい。
４７，４６を形成する場合に前記(1)，(2)式を満足
させるようにしているのは、MOSトランジスタ
部６２のしきい値電圧Vthが正孔濃度の増加によ
つて上昇する現象を抑制するためであり、Vthと
l1，l2との関係が第８図の特性図に示すようにな
つているからである。第８図中のVthoはこの
GTOサイリスタに主電流が流れていないときの
しきい値電圧である。また、上記実施例におい
て、Ｐ型領域４４の表面領域にP-型領域４９を
形成しているのは、MOSトランジスタ部６２の
しきい値電圧Vthを低くして、前記フオトダイオ
ード部６３で直列接続されるフオトダイオードの
数をできるだけ少なくするようにしたものであ
る。したがつて、上記P-型領域４９はMOSトラ
ンジスタ部６２のみに形成してもよい。
第９図はこの発明の他の実施例に係るGTOサ
イリスタの素子構造を示す断面図である。この実
施例のものは、N-ベースとなるN-型領域４１の
一部に拡散法等によつて主GTOサイリスタ部６
０のＰエミツタとなるＰ型領域８１および補助
GTOサイリスタ部６１のＰエミツタとなるＰ型
領域８２それぞれを形成し、他方、Ｐベースとな
るＰ型領域４４の露出面からＮ型不純物を選択的
に導入してN+型領域４５，４６，４７および４
８を形成し、この後、主GTOサイリスタ部６０
のN+エミツタ（N+型領域４５）を残して他の
N+型領域４６，４７，４８を含むＰ型領域４４
を数10μmエツチング除去することにより、主
GTOサイリスタ部６０のN+エミツタを突出させ
るようにしている。なお、この第９図において、
前記第４図と対応する箇所には同一符号を付して
いる。このような構成によれば、突出している上
記N+エミツタにカソード電極を圧接によつて取
り付けることができるので、大容量の光GTOに
好適である。しかも、MOSトランジスタ部６２
のチヤネル部分の不純物濃度は、エツチングによ
つて元の表面の高濃度部分が除去され、低濃度化
されているので、第４図の実施例の場合のよう
に、新たにP-型領域を設けることなしにしきい
値電圧Vthを低下させることができる。
イリスタの素子構造を示す断面図である。この実
施例のものは、N-ベースとなるN-型領域４１の
一部に拡散法等によつて主GTOサイリスタ部６
０のＰエミツタとなるＰ型領域８１および補助
GTOサイリスタ部６１のＰエミツタとなるＰ型
領域８２それぞれを形成し、他方、Ｐベースとな
るＰ型領域４４の露出面からＮ型不純物を選択的
に導入してN+型領域４５，４６，４７および４
８を形成し、この後、主GTOサイリスタ部６０
のN+エミツタ（N+型領域４５）を残して他の
N+型領域４６，４７，４８を含むＰ型領域４４
を数10μmエツチング除去することにより、主
GTOサイリスタ部６０のN+エミツタを突出させ
るようにしている。なお、この第９図において、
前記第４図と対応する箇所には同一符号を付して
いる。このような構成によれば、突出している上
記N+エミツタにカソード電極を圧接によつて取
り付けることができるので、大容量の光GTOに
好適である。しかも、MOSトランジスタ部６２
のチヤネル部分の不純物濃度は、エツチングによ
つて元の表面の高濃度部分が除去され、低濃度化
されているので、第４図の実施例の場合のよう
に、新たにP-型領域を設けることなしにしきい
値電圧Vthを低下させることができる。
第１０図はこの発明のさらに他の実施例に係る
GTOサイリスタの素子構造を示す断面図である。
この実施例のものは、主GTOサイリスタ部６０
のN+型領域４５をリング状に形成し、その内部
に新たにゲート電極８３を設け、前記ターンオフ
用の直流バイアス電源６４の負極側を前記電極５
５，５６に接続する代りに上記ゲート電極８３に
接続するようにしたものである。なお、その他の
箇所は第４図のものと同様に構成されている。こ
の第１０図の等価回路は第１１図の通りである。
すなわち、第１０図のように構成することによつ
て、前記直流バイアス電源６４の負極側およびフ
オトダイオード部６３のカソード電極は、抵抗
R2を介さずに主GTOサイリスタ部６０のNPNト
ランジスタ７１のベースに直接に接続される。こ
のため、ターンオフ時にNPNトランジスタ７１
のベース、エミツタ接合に流れる逆電流は抵抗
R2を通さずに流れるので、前記過剰キヤリアは
急速に消滅され、これによつて第４図のものより
もターンオフ時間を短縮することができる。
GTOサイリスタの素子構造を示す断面図である。
この実施例のものは、主GTOサイリスタ部６０
のN+型領域４５をリング状に形成し、その内部
に新たにゲート電極８３を設け、前記ターンオフ
用の直流バイアス電源６４の負極側を前記電極５
５，５６に接続する代りに上記ゲート電極８３に
接続するようにしたものである。なお、その他の
箇所は第４図のものと同様に構成されている。こ
の第１０図の等価回路は第１１図の通りである。
すなわち、第１０図のように構成することによつ
て、前記直流バイアス電源６４の負極側およびフ
オトダイオード部６３のカソード電極は、抵抗
R2を介さずに主GTOサイリスタ部６０のNPNト
ランジスタ７１のベースに直接に接続される。こ
のため、ターンオフ時にNPNトランジスタ７１
のベース、エミツタ接合に流れる逆電流は抵抗
R2を通さずに流れるので、前記過剰キヤリアは
急速に消滅され、これによつて第４図のものより
もターンオフ時間を短縮することができる。
ところで、上記各実施例ではサイリスタをター
ンオフさせる場合にフオトダイオード部を用いて
行なうようにしているが、これは上記フオトダイ
オード部の代りに直流バイアス電源を外部に接続
してターンオフさせることも可能である。
ンオフさせる場合にフオトダイオード部を用いて
行なうようにしているが、これは上記フオトダイ
オード部の代りに直流バイアス電源を外部に接続
してターンオフさせることも可能である。
第１２図はこの発明の変形例に係るGTOサイ
リスタの素子構造を示す断面図である。この変形
例のものは、上記第１０図の実施例のものからフ
オトダイオード部６３を取り除き、新たにゲート
電極８３とMOSトランジスタ部６２のゲート電
極であるところの電極５２との間に直流バイアス
電源８４とスイツチ８５を直列挿入したものであ
る。このサイリスタがオン状態のときに上記スイ
ツチ８５を閉じれば、MOSトランジスタ部６２
のゲートは上記直流バイアス電源８４によつて正
極性の電位に設定され、この後、MOSトランジ
スタ部６２がオン状態にされて主GTOサイリス
タ部６０がターンオフされる。すなわち、この変
形例のGTOサイリスタによれば、上記直流バイ
アス電源８４とスイツチ８５との組合せを論理回
路で置き換えることができるので、論理理回路か
らの微小な出力で大電流を遮断することができ
る。
リスタの素子構造を示す断面図である。この変形
例のものは、上記第１０図の実施例のものからフ
オトダイオード部６３を取り除き、新たにゲート
電極８３とMOSトランジスタ部６２のゲート電
極であるところの電極５２との間に直流バイアス
電源８４とスイツチ８５を直列挿入したものであ
る。このサイリスタがオン状態のときに上記スイ
ツチ８５を閉じれば、MOSトランジスタ部６２
のゲートは上記直流バイアス電源８４によつて正
極性の電位に設定され、この後、MOSトランジ
スタ部６２がオン状態にされて主GTOサイリス
タ部６０がターンオフされる。すなわち、この変
形例のGTOサイリスタによれば、上記直流バイ
アス電源８４とスイツチ８５との組合せを論理回
路で置き換えることができるので、論理理回路か
らの微小な出力で大電流を遮断することができ
る。
なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。たとえば第４図の実施例等ではこの発明
をGTOサイリスタに実施した場合について説明
したが、これは、たとえば、Ｐエミツタ（Ｐ型領
域４２，８１）をN+コレクタに置き換えたトラ
ンジスタ構造に実施することもできる。
ではなく種々の変形が可能であることはいうまで
もない。たとえば第４図の実施例等ではこの発明
をGTOサイリスタに実施した場合について説明
したが、これは、たとえば、Ｐエミツタ（Ｐ型領
域４２，８１）をN+コレクタに置き換えたトラ
ンジスタ構造に実施することもできる。
以上説明したようにこの発明によれば、光信号
によつてターンオンおよびターンオフ可能とした
ので、装置の小型、軽量化、装置の信頼性の向
上、低コスト化、制御回路の設計自由度の増加、
等が実現できる半導体装置が提供できる。
によつてターンオンおよびターンオフ可能とした
ので、装置の小型、軽量化、装置の信頼性の向
上、低コスト化、制御回路の設計自由度の増加、
等が実現できる半導体装置が提供できる。
第１図は従来の光トリガサイリスタの断面図、
第２図は第１図のサイリスタを使用した回路の回
路図、第３図はこの発明の一実施例に係るGTO
サイリスタのパターン平面図、第４図は第３図の
GTOサイリスタの模式的な断面図、第５図は第
４図の一部拡大パターン平面図、第６図は第４図
の他の部分の拡大パターン平面図、第７図は第４
図の等価回路図、第８図は第４図のGTOサイリ
スタを説明するための特性図、第９図はこの発明
の他の実施例に係るGTOサイリスタの断面図、
第１０図はこの発明のさらに他の実施例に係る
GTOサイリスタの断面図、第１１図は第１０図
の等価回路図、第１２図はこの発明の変形例に係
るGTOサイリスタの断面図である。 ４１……N-型領域（N-ベース）、４２……Ｐ
型領域（Ｐエミツタ）、４３……N+型領域、４４
……Ｐ型領域（Ｐベース）、４５，４６……N+型
領域（N+エミツタ）、４７，４８……N+型領域、
４９……P-型領域、５０……電極（アノード電
極）、５１……ゲート絶縁膜、５２……電極（ゲ
ート電極）、５３……電極（カソード電極）、５４
……電極（ドレイン電極）、５５，５６，５７…
…電極、６０……主GTOサイリスタ部、６１…
…補助GTOサイリスタ部、６２……MOSトラン
ジスタ部、６３……フオトダイオード部、６４…
…直流バイアス電源。
第２図は第１図のサイリスタを使用した回路の回
路図、第３図はこの発明の一実施例に係るGTO
サイリスタのパターン平面図、第４図は第３図の
GTOサイリスタの模式的な断面図、第５図は第
４図の一部拡大パターン平面図、第６図は第４図
の他の部分の拡大パターン平面図、第７図は第４
図の等価回路図、第８図は第４図のGTOサイリ
スタを説明するための特性図、第９図はこの発明
の他の実施例に係るGTOサイリスタの断面図、
第１０図はこの発明のさらに他の実施例に係る
GTOサイリスタの断面図、第１１図は第１０図
の等価回路図、第１２図はこの発明の変形例に係
るGTOサイリスタの断面図である。 ４１……N-型領域（N-ベース）、４２……Ｐ
型領域（Ｐエミツタ）、４３……N+型領域、４４
……Ｐ型領域（Ｐベース）、４５，４６……N+型
領域（N+エミツタ）、４７，４８……N+型領域、
４９……P-型領域、５０……電極（アノード電
極）、５１……ゲート絶縁膜、５２……電極（ゲ
ート電極）、５３……電極（カソード電極）、５４
……電極（ドレイン電極）、５５，５６，５７…
…電極、６０……主GTOサイリスタ部、６１…
…補助GTOサイリスタ部、６２……MOSトラン
ジスタ部、６３……フオトダイオード部、６４…
…直流バイアス電源。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の第１半導体領域と、この第１半
導体領域の一方の主面に接して形成される第２半
導体領域と、上記第１半導体領域の他方の主面に
接して形成される第２導電型の第３半導体領域
と、この第３半導体領域の表面部に形成される第
１導電型の第４半導体領域と、上記第３半導体領
域の上記第４半導体領域形成面と同一の表面部に
上記第４半導体領域と分離して形成される第１導
電型の第５半導体領域と、少なくとも上記第４半
導体領域および上記第５半導体領域相互間に存在
する上記第３半導体領域の表面上に形成される絶
縁膜と、上記第４半導体領域の表面上に形成され
る第１電極と、上記第３半導体領域の表面上に形
成される第２電極と、上記第５半導体領域の表面
上に形成される第３電極と、上記絶縁膜上に形成
される第４電極と、上記第２電極と上記第３電極
とを電気的に接続する接続手段と、上記第１、第
２、第３、第４半導体領域からなるスイツチング
素子と、上記第４、第５半導体領域をソース、ド
レイン領域とするMOSトランジスタと、上記第
２電極と第４電極との間を直流バイアスするバイ
アス手段とを具備したことを特徴とする半導体装
置。 ２ 前記第２半導体領域は第２導電型を有し、前
記スイツチング素子がGTOサイリスタである特
許請求の範囲第１項に記載の半導体装置。 ３ 前記第２半導体領域は第１導電型を有し、前
記スイツチング素子がトランジスタである特許請
求の範囲第１項に記載の半導体装置。 ４ 前記接続手段が、所定の直流バイアスを有す
る電源である特許請求の範囲第１項に記載の半導
体装置。 ５ 前記スイツチング素子は、前記バイアス手段
により前記第２電極と前記第４電極との間に前記
直流バイアスが行なわれることによつてターンオ
フされる特許請求の範囲第１項に記載の半導体装
置。 ６ 前記第３半導体領域のうち少なくとも前記第
４半導体領域および前記第５半導体領域相互間に
存在する領域の表面部の不純物濃度が低くされて
いる特許請求の範囲第１項に記載の半導体装置。 ７ 前記バイアス手段がフオトダイオードによつ
て形成されている特許請求の範囲第１項に記載の
半導体装置。 ８ 前記フオトダイオードが、前記第３半導体領
域と、この第３半導体領域の露出面表面部に形成
される第１導電型の複数の第６半導体領域とで構
成されている特許請求の範囲第７項に記載の半導
体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223578A JPS60115263A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置 |
| US06/675,150 US4717947A (en) | 1983-11-28 | 1984-11-27 | Semiconductor device turned on and off by light |
| GB08429865A GB2151399B (en) | 1983-11-28 | 1984-11-27 | A semiconductor device |
| DE19843443363 DE3443363A1 (de) | 1983-11-28 | 1984-11-28 | Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223578A JPS60115263A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60115263A JPS60115263A (ja) | 1985-06-21 |
| JPH0113233B2 true JPH0113233B2 (ja) | 1989-03-03 |
Family
ID=16800358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223578A Granted JPS60115263A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4717947A (ja) |
| JP (1) | JPS60115263A (ja) |
| DE (1) | DE3443363A1 (ja) |
| GB (1) | GB2151399B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07112061B2 (ja) * | 1986-03-11 | 1995-11-29 | 株式会社東芝 | ゲ−トタ−ンオフサイリスタ |
| JP2633585B2 (ja) * | 1987-10-16 | 1997-07-23 | 株式会社東芝 | 半導体装置 |
| US5136353A (en) * | 1990-05-10 | 1992-08-04 | The University Of Colorado Foundation, Inc. | Optical switch |
| US5381026A (en) * | 1990-09-17 | 1995-01-10 | Kabushiki Kaisha Toshiba | Insulated-gate thyristor |
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