JPH0113234B2 - - Google Patents
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- JPH0113234B2 JPH0113234B2 JP53148329A JP14832978A JPH0113234B2 JP H0113234 B2 JPH0113234 B2 JP H0113234B2 JP 53148329 A JP53148329 A JP 53148329A JP 14832978 A JP14832978 A JP 14832978A JP H0113234 B2 JPH0113234 B2 JP H0113234B2
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- JP
- Japan
- Prior art keywords
- charge
- signal
- input
- delayed
- transfer channels
- Prior art date
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
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- Solid State Image Pick-Up Elements (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は電荷結合素子を用いた半導体装置に関
するもので特にくし形フイルターへの応用を目的
とした半導体装置に関するものである。
するもので特にくし形フイルターへの応用を目的
とした半導体装置に関するものである。
電荷結合素子（Ｃharge Ｃoupled Ｄevice，
以後CCDと記す）は新しい種類の半導体機能素
子で情報を表わす電子的信号を電荷群の形で蓄積
しかつ順次転送させるものである。この電荷群は
外部からの信号電圧あるいは入射光等により発生
させることができるため各種の撮像デバイス，メ
モリ，信号処理装置への応用が期待されている。
なかでも近年は信号処理装置としての応用が活発
であり、各種のトランスバーサルフイルタ，リカ
ーシブフイルタあるいは各種の遅延線の開発が盛
んになされている。このうち遅延線はCCDの応
用のなかでも最も基本的なものであり、単なる信
号遅延装置としての応用のみならずCCDからの
遅延信号と非遅延信号との演算を行なわせるよう
にしたデバイスも考案されている。代表的なもの
としてはくし形フイルタでありこれは遅延信号と
非遅延信号との和あるいは差をとることにより、
遅延時間の逆数の整数倍に相当する周波数の信号
を除去あるいは通過させることのできるフイルタ
である。ところで従来のくし形フイルタでは
CCDで遅延出力された信号波形がパルス振幅変
調波（PAM波）であるのに対し、非遅延信号は
一般的には連続波形であるため、両信号の和ある
いは差をとる回路が複雑となること、当該回路で
の利得、位相特性の不揃のために一様な通過域あ
るいは阻止域特性が得られないこと、および両信
号間のバランスをとるためのゲイン調整機構が必
要である等の欠点があつた。
以後CCDと記す）は新しい種類の半導体機能素
子で情報を表わす電子的信号を電荷群の形で蓄積
しかつ順次転送させるものである。この電荷群は
外部からの信号電圧あるいは入射光等により発生
させることができるため各種の撮像デバイス，メ
モリ，信号処理装置への応用が期待されている。
なかでも近年は信号処理装置としての応用が活発
であり、各種のトランスバーサルフイルタ，リカ
ーシブフイルタあるいは各種の遅延線の開発が盛
んになされている。このうち遅延線はCCDの応
用のなかでも最も基本的なものであり、単なる信
号遅延装置としての応用のみならずCCDからの
遅延信号と非遅延信号との演算を行なわせるよう
にしたデバイスも考案されている。代表的なもの
としてはくし形フイルタでありこれは遅延信号と
非遅延信号との和あるいは差をとることにより、
遅延時間の逆数の整数倍に相当する周波数の信号
を除去あるいは通過させることのできるフイルタ
である。ところで従来のくし形フイルタでは
CCDで遅延出力された信号波形がパルス振幅変
調波（PAM波）であるのに対し、非遅延信号は
一般的には連続波形であるため、両信号の和ある
いは差をとる回路が複雑となること、当該回路で
の利得、位相特性の不揃のために一様な通過域あ
るいは阻止域特性が得られないこと、および両信
号間のバランスをとるためのゲイン調整機構が必
要である等の欠点があつた。
第１図は従来のCCDを用いたくし形フイルタ
の一般的な構成図を示している。第１図におい
て、１は遅延時間ＴのCCD遅延線、２は信号入
力端子、３，４はゲイン調節装置、５，６はそれ
ぞれ遅延信号と非遅延信号との加算あるいは減算
をとる回路、７はCCDの出力端子、８，９はそ
れぞれ信号の和および差の出力端子である。
の一般的な構成図を示している。第１図におい
て、１は遅延時間ＴのCCD遅延線、２は信号入
力端子、３，４はゲイン調節装置、５，６はそれ
ぞれ遅延信号と非遅延信号との加算あるいは減算
をとる回路、７はCCDの出力端子、８，９はそ
れぞれ信号の和および差の出力端子である。
このくし形フイルタでは信号は入力端子２から
入力され、このうち一部の入力信号は遅延時間Ｔ
をもつCCD１へ入力され端子７から出力され、
出力信号は和および差をとる回路５，６へふり分
けられる。一方入力信号の一部はCCD１を通ら
ずに、ゲイン調節装置３，４を通り和および差を
とる回路５，６へ直接入力され、前記した遅延信
号と和あるいは差がとられ出力端子８あるいは９
から非遅延信号と遅延信号の和および差の信号を
得ることができる。このフイルタの周波数特性は
和信号に対しては1/2Ｔの周波数の偶数倍のとこ
ろに通過域をもち、奇数倍のところで阻止域をも
つ。他方差信号対しては1/2Ｔの奇数倍で通過域
をもち、偶数倍で阻止域をもつ特性を示す。この
ようなくし形フイルタでは一般に加算回路５ある
いは引算回路６へ入力される遅延信号と非遅延信
号との最大信号振幅を等しくする必要がある。こ
れはフイルタの阻止域での減衰特性をよくするた
めであり、そのためCCD中を遅延される信号は
非遅延信号の正確に同一の信号量を必要とするた
め非遅延信号ラインには両信号間の信号振幅のバ
ランスをよくするためのゲイン調節回路を挿入し
なければならない。また第１図で示されるくし形
フイルタではCCDの遅延出力信号は離散的なパ
ルス振幅変調波（PAM波）であるのに対し、非
遅延信号は一般には連続的なアナログ波形であ
る。そのため加算あるいは引算回路にはサンプル
ホールド回路を用いた複雑な演算回路を必要とす
るなどの欠点があつた。さらに前記５（あるいは
６）の二つの入力端子から出力端子への周波数―
利得，周波数―位相特性が同一でないと通過域，
阻止域の特性が周波数により変動する欠点があつ
た。かかる欠点の排除のためには、前記５（ある
いは６）を構成する増幅器に高価な演算回路を使
用したり調整のための多大な工数を必要とし当該
フイルタの普及を阻むことになる。
入力され、このうち一部の入力信号は遅延時間Ｔ
をもつCCD１へ入力され端子７から出力され、
出力信号は和および差をとる回路５，６へふり分
けられる。一方入力信号の一部はCCD１を通ら
ずに、ゲイン調節装置３，４を通り和および差を
とる回路５，６へ直接入力され、前記した遅延信
号と和あるいは差がとられ出力端子８あるいは９
から非遅延信号と遅延信号の和および差の信号を
得ることができる。このフイルタの周波数特性は
和信号に対しては1/2Ｔの周波数の偶数倍のとこ
ろに通過域をもち、奇数倍のところで阻止域をも
つ。他方差信号対しては1/2Ｔの奇数倍で通過域
をもち、偶数倍で阻止域をもつ特性を示す。この
ようなくし形フイルタでは一般に加算回路５ある
いは引算回路６へ入力される遅延信号と非遅延信
号との最大信号振幅を等しくする必要がある。こ
れはフイルタの阻止域での減衰特性をよくするた
めであり、そのためCCD中を遅延される信号は
非遅延信号の正確に同一の信号量を必要とするた
め非遅延信号ラインには両信号間の信号振幅のバ
ランスをよくするためのゲイン調節回路を挿入し
なければならない。また第１図で示されるくし形
フイルタではCCDの遅延出力信号は離散的なパ
ルス振幅変調波（PAM波）であるのに対し、非
遅延信号は一般には連続的なアナログ波形であ
る。そのため加算あるいは引算回路にはサンプル
ホールド回路を用いた複雑な演算回路を必要とす
るなどの欠点があつた。さらに前記５（あるいは
６）の二つの入力端子から出力端子への周波数―
利得，周波数―位相特性が同一でないと通過域，
阻止域の特性が周波数により変動する欠点があつ
た。かかる欠点の排除のためには、前記５（ある
いは６）を構成する増幅器に高価な演算回路を使
用したり調整のための多大な工数を必要とし当該
フイルタの普及を阻むことになる。
本発明の目的は前記欠点を除去した電荷結合素
子を提供することにある。
子を提供することにある。
本発明によれば、任意の素子数を有する第一の
電荷結合素子と少なくとも一素子以上の素子数を
有する第二の電荷結合素子と少なくとも一素子以
上の素子数を有し入力信号を反転させる手段を有
する第三の電荷結合素子と、前記第一の電荷結合
素子により遅延された信号電荷と前記第二および
第三の電荷結合素子により遅延された信号電荷と
を合成する手段を有する半導体装置であつて、前
記第一の電荷結合素子は前記第二および第三の電
荷結合素子の入力部と同一の構成の二つの入力部
を有し、前記第一の電荷結合素子の電荷転送チヤ
ネル入力部近傍および出力部近傍は二列の電荷転
送チヤネルで構成され、入力部近傍の二列の電荷
転送チヤネルは、一旦一列の電荷転送チヤネルに
合成されたのち、出力部近傍で再び二列の電荷転
送チヤネルに分離されてなり、しかも出力部近傍
の二列の電荷転送チヤネルは互いに同一の構成で
あり、この出力部近傍の二列の電荷転送チヤネル
のうち第一の列の電荷転送チヤネルからの信号電
荷と前記第二の電荷結合素子により遅延された信
号電荷とが合成出力される出力系列と、前記出力
部近傍の二列の電荷転送チヤネルのうち第二の列
の電荷転送チヤネルからの信号電荷と前記第三の
電荷結合素子により遅延された信号電荷とが合成
出力される出力系列との二系列の出力を有するよ
うに構成されていることを特徴とする半導体装置
が得られている。
電荷結合素子と少なくとも一素子以上の素子数を
有する第二の電荷結合素子と少なくとも一素子以
上の素子数を有し入力信号を反転させる手段を有
する第三の電荷結合素子と、前記第一の電荷結合
素子により遅延された信号電荷と前記第二および
第三の電荷結合素子により遅延された信号電荷と
を合成する手段を有する半導体装置であつて、前
記第一の電荷結合素子は前記第二および第三の電
荷結合素子の入力部と同一の構成の二つの入力部
を有し、前記第一の電荷結合素子の電荷転送チヤ
ネル入力部近傍および出力部近傍は二列の電荷転
送チヤネルで構成され、入力部近傍の二列の電荷
転送チヤネルは、一旦一列の電荷転送チヤネルに
合成されたのち、出力部近傍で再び二列の電荷転
送チヤネルに分離されてなり、しかも出力部近傍
の二列の電荷転送チヤネルは互いに同一の構成で
あり、この出力部近傍の二列の電荷転送チヤネル
のうち第一の列の電荷転送チヤネルからの信号電
荷と前記第二の電荷結合素子により遅延された信
号電荷とが合成出力される出力系列と、前記出力
部近傍の二列の電荷転送チヤネルのうち第二の列
の電荷転送チヤネルからの信号電荷と前記第三の
電荷結合素子により遅延された信号電荷とが合成
出力される出力系列との二系列の出力を有するよ
うに構成されていることを特徴とする半導体装置
が得られている。
以下図面を用いて詳細に説明する。
第２図は本発明の半導体装置の一例として電荷
結合素子を用いたくし形フイルタの一実施例を示
すための基本構成図である。
結合素子を用いたくし形フイルタの一実施例を示
すための基本構成図である。
第２図において１２〜１８はCCDの電荷転送
チヤネルであり、外部からの信号は入力端子１
１，１９，２０に印加され、CCDの入力部３１
〜３４において電荷の形に変換されてCCDへ入
力される。ここで前記CCDの入力部３１〜３４
は全て等しく構成され、前記CCDの電荷転送チ
ヤネル１２，１３，１５〜１８のチヤネル幅は一
般には全て等しく構成され、１４は前記電荷転送
チヤネル１２，１３，１５〜１８のチヤネル幅の
少なくとも２倍以上の大きさで構成する。２１は
信号反転回路、２２，２３は電荷の和をとる手段
で一般には浮遊拡散層が用いられる。２４，２５
は出力アンプ、２６，２７は信号出力端子であ
る。また前記CCDの入力部３１〜３４を全て同
一の構成とするためには一般に入力部の電極長お
よびチヤネル幅を互いに等しくすることによつて
実現できる。またこのチヤネル幅はCCDの電荷
転送チヤネル１２，１３，１５〜１８のチヤネル
幅と同一にすることが一般的であるが必ずしも同
一でなくともよい。つぎに一実施例の動作につい
て説明する。
チヤネルであり、外部からの信号は入力端子１
１，１９，２０に印加され、CCDの入力部３１
〜３４において電荷の形に変換されてCCDへ入
力される。ここで前記CCDの入力部３１〜３４
は全て等しく構成され、前記CCDの電荷転送チ
ヤネル１２，１３，１５〜１８のチヤネル幅は一
般には全て等しく構成され、１４は前記電荷転送
チヤネル１２，１３，１５〜１８のチヤネル幅の
少なくとも２倍以上の大きさで構成する。２１は
信号反転回路、２２，２３は電荷の和をとる手段
で一般には浮遊拡散層が用いられる。２４，２５
は出力アンプ、２６，２７は信号出力端子であ
る。また前記CCDの入力部３１〜３４を全て同
一の構成とするためには一般に入力部の電極長お
よびチヤネル幅を互いに等しくすることによつて
実現できる。またこのチヤネル幅はCCDの電荷
転送チヤネル１２，１３，１５〜１８のチヤネル
幅と同一にすることが一般的であるが必ずしも同
一でなくともよい。つぎに一実施例の動作につい
て説明する。
第２図で示されるくし形フイルタでは遅延信号
は入力端子１１に印加され全く同一の駆動手段を
備え、かつ全く同一の構成をした入力部３１，３
２において電荷の形に変換され電荷転送チヤネル
１２，１３に入力され転送される。ここで入力部
３１および３２は互いに全く同一の駆動手段と構
成であるため電荷転送チヤネル１２および１３に
注入される電荷は互いに常に同一である。これら
の転送電荷は転送チヤネルの途中で合成され、さ
らに電荷転送チヤネル１４へと注入され所望の素
子数遅延される。このとき電荷転送チヤネル１４
のチヤネル幅は前記電荷転送チヤネル１２あるい
は１３のチヤネル幅の少なくとも２倍以上の大き
さをもつため両チヤネル１２および１３からの合
成された電荷が転送チヤネル１４でオーバーフロ
ーすることはなく、転送チヤネル１２あるいは１
３中を転送されてきた電荷の正確に２倍の電荷が
転送チヤネル１４中を転送される。
は入力端子１１に印加され全く同一の駆動手段を
備え、かつ全く同一の構成をした入力部３１，３
２において電荷の形に変換され電荷転送チヤネル
１２，１３に入力され転送される。ここで入力部
３１および３２は互いに全く同一の駆動手段と構
成であるため電荷転送チヤネル１２および１３に
注入される電荷は互いに常に同一である。これら
の転送電荷は転送チヤネルの途中で合成され、さ
らに電荷転送チヤネル１４へと注入され所望の素
子数遅延される。このとき電荷転送チヤネル１４
のチヤネル幅は前記電荷転送チヤネル１２あるい
は１３のチヤネル幅の少なくとも２倍以上の大き
さをもつため両チヤネル１２および１３からの合
成された電荷が転送チヤネル１４でオーバーフロ
ーすることはなく、転送チヤネル１２あるいは１
３中を転送されてきた電荷の正確に２倍の電荷が
転送チヤネル１４中を転送される。
さらにこれらの転送電荷は出力近傍において２
つの転送チヤネル１５および１６に正確に1/2に
分離されて入力される。このとき転送チヤネル１
５および１６のチヤネル幅は互いに等しく、一般
には転送チヤネル１２あるいは１３のチヤネル幅
と等しく構成されるが必ずしも等しくする必要は
ない。転送チヤネル１５および１６のチヤネル幅
は互いに等しいため該転送チヤネル１５および１
６中を転送される電荷も互いに等しくなつており
転送チヤネル１４中を転送されてきた電荷が正確
に二等分される。
つの転送チヤネル１５および１６に正確に1/2に
分離されて入力される。このとき転送チヤネル１
５および１６のチヤネル幅は互いに等しく、一般
には転送チヤネル１２あるいは１３のチヤネル幅
と等しく構成されるが必ずしも等しくする必要は
ない。転送チヤネル１５および１６のチヤネル幅
は互いに等しいため該転送チヤネル１５および１
６中を転送される電荷も互いに等しくなつており
転送チヤネル１４中を転送されてきた電荷が正確
に二等分される。
一方入力端子２０および１９には入力端子１１
に印加された信号と同一の信号が印加される。入
力端子２０に印加された信号は入力部３４におい
て電荷の形に変換された入力端子１１から入力さ
れた信号と同一位相の信号として入力され少なく
とも一素子以上の素子数を有するCCDの電荷転
送チヤネル１８中を信号電荷の形で転送され領域
２３において電荷転送チヤネル１６中を転送され
てきた前記遅延信号電荷と電荷の形で合成され出
力アンプ２５を通して出力端子２７からとり出さ
れる。このとき入力部３４は前記入力部３１ある
いは３２と全く同一の構成及び同様な駆動手段と
を具備しているため、任意の時刻において転送チ
ヤネル１８に入力される電荷量は前記転送チヤネ
ル１２あるいは１３に入力される電荷量と全く等
しく、かつ同相である。また転送チヤネル１８の
チヤネル幅は一般には前記転送チヤネル１２ある
いは１３のチヤネル幅に等しくするため転送チヤ
ネル１８において信号電荷がオーバーフローする
ことはない。以上述べた動作では入力端子１１か
らの入力信号は転送チヤネル１３，１４および１
６の各素子数の合計素子数に相当する時間だけ遅
延され、一方入力端子２０からの入力信号は転送
チヤネル１８の素子数に相当する時間遅延され前
記合計素子数に相当する時間との差が実質的な遅
延時間Ｔとなる。またこの場合入力部３２および
入力部３４から入力される信号電荷は互いに同相
であるため結局出力端子２７からとり出される信
号は同一信号が時間的にＴの時間差をもつた二つ
の信号の和として得られることになる。さらに入
力部３２および入力部３４は全く同一の構成であ
るため転送チヤネル１３および１８に入力される
信号電荷は全く同一であるため第１図に示された
従来技術のようなゲイン調節回路４を必要とせず
デバイス構成が簡略化され極めて通過域・阻止域
特性のよいフイルタが得られる。他方入力端子１
９に印加した信号はケイン−１の反転回路21を通
して入力部33で信号電荷の形に変換され少なくと
も一素子以上の素子数を有するCCDの電荷転送
チヤネル１７へ入力され転送される。ここで入力
部３３は前記３１，３２と同一の構成および同様
な駆動手段を具備している。一方入力端子１１に
印加された信号は前記したのと同様に入力部３１
で信号電荷の形に変換され転送チヤネル１２，１
４，１５中を転送され領域２２において前記転送
チヤネル１７中を転送されてきた信号電荷と合成
される。このとき前記入力端子１１からの信号と
前記入力端子１９からの信号は前記転送チヤネル
１２，１４，１５と１７との素子数の差に相当す
る時間T′の位相差をもつた二つの信号として合
成される。また入力端子１９からの信号は反転回
路２１を通して入力されているため、領域２２で
合成された信号は実質的に前記時間T′の位相差
をもつた二つの信号の差として得られたものであ
る。以上述べたように第２図に示される本発明に
よる半導体装置を用いることにより出力端子２
７，２６から遅延信号と非遅延信号の和および差
をとるくし形フイルタが得られる。また入力端子
１１から入力される遅延信号に対しては入力部３
３あるいは３４と全く同一の構成の二つの入力部
３１および３２を設けることにより非遅延信号チ
ヤネル１７あるいは１８に入力される電荷の正確
に２倍の電荷を入力し遅延させることができる。
これは例えば半導体装置の製作時に活性領域を規
定するチヤネルストツパーが活性領域に食い込む
ことにより入力部３１〜３４の実効的な面積が小
さくなつた場合にも遅延信号に対して入力部を二
つ別々に設けることにより入力端子１９あるいは
２０から加えられる非遅延信号の正確に２倍の信
号電荷を入力させることができるからである。ま
たこの電荷は転送チヤネルの途中で正確に1/2に
分離されるため、非遅延信号と和あるいは差をと
つた出力信号の周波数特性としては極めて減衰特
性のよいものが得られる。
に印加された信号と同一の信号が印加される。入
力端子２０に印加された信号は入力部３４におい
て電荷の形に変換された入力端子１１から入力さ
れた信号と同一位相の信号として入力され少なく
とも一素子以上の素子数を有するCCDの電荷転
送チヤネル１８中を信号電荷の形で転送され領域
２３において電荷転送チヤネル１６中を転送され
てきた前記遅延信号電荷と電荷の形で合成され出
力アンプ２５を通して出力端子２７からとり出さ
れる。このとき入力部３４は前記入力部３１ある
いは３２と全く同一の構成及び同様な駆動手段と
を具備しているため、任意の時刻において転送チ
ヤネル１８に入力される電荷量は前記転送チヤネ
ル１２あるいは１３に入力される電荷量と全く等
しく、かつ同相である。また転送チヤネル１８の
チヤネル幅は一般には前記転送チヤネル１２ある
いは１３のチヤネル幅に等しくするため転送チヤ
ネル１８において信号電荷がオーバーフローする
ことはない。以上述べた動作では入力端子１１か
らの入力信号は転送チヤネル１３，１４および１
６の各素子数の合計素子数に相当する時間だけ遅
延され、一方入力端子２０からの入力信号は転送
チヤネル１８の素子数に相当する時間遅延され前
記合計素子数に相当する時間との差が実質的な遅
延時間Ｔとなる。またこの場合入力部３２および
入力部３４から入力される信号電荷は互いに同相
であるため結局出力端子２７からとり出される信
号は同一信号が時間的にＴの時間差をもつた二つ
の信号の和として得られることになる。さらに入
力部３２および入力部３４は全く同一の構成であ
るため転送チヤネル１３および１８に入力される
信号電荷は全く同一であるため第１図に示された
従来技術のようなゲイン調節回路４を必要とせず
デバイス構成が簡略化され極めて通過域・阻止域
特性のよいフイルタが得られる。他方入力端子１
９に印加した信号はケイン−１の反転回路21を通
して入力部33で信号電荷の形に変換され少なくと
も一素子以上の素子数を有するCCDの電荷転送
チヤネル１７へ入力され転送される。ここで入力
部３３は前記３１，３２と同一の構成および同様
な駆動手段を具備している。一方入力端子１１に
印加された信号は前記したのと同様に入力部３１
で信号電荷の形に変換され転送チヤネル１２，１
４，１５中を転送され領域２２において前記転送
チヤネル１７中を転送されてきた信号電荷と合成
される。このとき前記入力端子１１からの信号と
前記入力端子１９からの信号は前記転送チヤネル
１２，１４，１５と１７との素子数の差に相当す
る時間T′の位相差をもつた二つの信号として合
成される。また入力端子１９からの信号は反転回
路２１を通して入力されているため、領域２２で
合成された信号は実質的に前記時間T′の位相差
をもつた二つの信号の差として得られたものであ
る。以上述べたように第２図に示される本発明に
よる半導体装置を用いることにより出力端子２
７，２６から遅延信号と非遅延信号の和および差
をとるくし形フイルタが得られる。また入力端子
１１から入力される遅延信号に対しては入力部３
３あるいは３４と全く同一の構成の二つの入力部
３１および３２を設けることにより非遅延信号チ
ヤネル１７あるいは１８に入力される電荷の正確
に２倍の電荷を入力し遅延させることができる。
これは例えば半導体装置の製作時に活性領域を規
定するチヤネルストツパーが活性領域に食い込む
ことにより入力部３１〜３４の実効的な面積が小
さくなつた場合にも遅延信号に対して入力部を二
つ別々に設けることにより入力端子１９あるいは
２０から加えられる非遅延信号の正確に２倍の信
号電荷を入力させることができるからである。ま
たこの電荷は転送チヤネルの途中で正確に1/2に
分離されるため、非遅延信号と和あるいは差をと
つた出力信号の周波数特性としては極めて減衰特
性のよいものが得られる。
第３図は入力部３１〜３４に用いられるCCD
の入力構造の一例を示しており、所謂表面電位平
衡法による入力構造の断面図を示している。
の入力構造の一例を示しており、所謂表面電位平
衡法による入力構造の断面図を示している。
第３図において４１は半導体基板、４２は入力
ダイオードID、４３はゲート酸化膜、４４〜４
７は電極を示す。既によく知られているように電
極４４あるいは４５の一方に信号電圧が印加され
他方には直流電圧が印加される。
ダイオードID、４３はゲート酸化膜、４４〜４
７は電極を示す。既によく知られているように電
極４４あるいは４５の一方に信号電圧が印加され
他方には直流電圧が印加される。
入力ダイオードにはサンプリングパルスが印加
され電極G2直下に電荷を注入する。このときと
り込まれる電荷量は電極４４と４５に印加した電
圧の差に比例しており、電極４４あるいは４５の
いずれに信号電圧を印加するかによつて互いに逆
相の信号を入力することが可能であ。したがつて
第２図に示される本発明の半導体装置の入力部３
１〜３４に第３図に示される入力構造を適用すれ
ば反転回路２１を必要とせず本発明によるデバイ
スを実現し得る。すなわち例えば第２図において
入力部３１，３２，３４では信号電圧は電極４５
に印加され電極４４には直流電圧が印加される。
他方入力部３３では信号電圧は電極４４に印加さ
れ、電極４５には直流電圧が印加される。このと
き反転回路２１は不要である。したがつて入力端
子１９からの入力信号は入力端子１１からの遅延
信号に対して反転入力信号として働き、入力端子
２０からの入力信号は同相入力信号となる。した
がつて第３図に示される表面電位平衡法による入
力構造を用いれば反転回路を必要とせずに極めて
簡単に本発明による半導体装置を実現できる。ま
たこの入力法では電極４４あるいは４５に印加す
る直流バイアスを調整することにより信号電圧に
対する入力信号電荷量の微調ができるため特にチ
ヤネル間のゲインを調節するための回路を必要と
しない。
され電極G2直下に電荷を注入する。このときと
り込まれる電荷量は電極４４と４５に印加した電
圧の差に比例しており、電極４４あるいは４５の
いずれに信号電圧を印加するかによつて互いに逆
相の信号を入力することが可能であ。したがつて
第２図に示される本発明の半導体装置の入力部３
１〜３４に第３図に示される入力構造を適用すれ
ば反転回路２１を必要とせず本発明によるデバイ
スを実現し得る。すなわち例えば第２図において
入力部３１，３２，３４では信号電圧は電極４５
に印加され電極４４には直流電圧が印加される。
他方入力部３３では信号電圧は電極４４に印加さ
れ、電極４５には直流電圧が印加される。このと
き反転回路２１は不要である。したがつて入力端
子１９からの入力信号は入力端子１１からの遅延
信号に対して反転入力信号として働き、入力端子
２０からの入力信号は同相入力信号となる。した
がつて第３図に示される表面電位平衡法による入
力構造を用いれば反転回路を必要とせずに極めて
簡単に本発明による半導体装置を実現できる。ま
たこの入力法では電極４４あるいは４５に印加す
る直流バイアスを調整することにより信号電圧に
対する入力信号電荷量の微調ができるため特にチ
ヤネル間のゲインを調節するための回路を必要と
しない。
以上述べたように本発明によれば極めて簡単な
構成でかつ通過域，阻止域特性のよいくし形フイ
ルタを得ることができる。なお第２図で示した本
発明による実施例の説明では便宜上入力端子１１
から入力される信号の遅延量が入力端子１９ある
いは２０から入力される信号の遅延量よりも大き
くしてあるが逆にしてもよい。また電荷転送チヤ
ネル１２および１３は転送チヤネルの途中におい
て一つの電荷転送チヤネル１４として合成されて
いるが必ずしも合成する必要はなく電荷転送チヤ
ネル１４を別々の二列の転送チヤネルで構成して
もよい。
構成でかつ通過域，阻止域特性のよいくし形フイ
ルタを得ることができる。なお第２図で示した本
発明による実施例の説明では便宜上入力端子１１
から入力される信号の遅延量が入力端子１９ある
いは２０から入力される信号の遅延量よりも大き
くしてあるが逆にしてもよい。また電荷転送チヤ
ネル１２および１３は転送チヤネルの途中におい
て一つの電荷転送チヤネル１４として合成されて
いるが必ずしも合成する必要はなく電荷転送チヤ
ネル１４を別々の二列の転送チヤネルで構成して
もよい。
第１図は従来のCCDを用いたくし形フイルタ
の一般的な構成図、第２図は本発明の一例を示
し、CCDを用いたくし形フイルタの一実施例を
示すための基本構成図、第３図は表面電位平衡法
による入力構造の断面図を示す。図において１は
遅延時間ＴをもつCCD、２は信号入力端子、３，
４はゲイン調節装置、５および６はそれぞれ遅延
信号と非遅延信号との加算あるいは減算をとる回
路、７はCCD１の出力端子、８，９はそれぞれ
信号の和および差の出力端子、１１，１９，２０
は信号入力端子、１２〜１８はCCDによる電荷
転送チヤネル、２１はゲイン―１の反転回路、２
２，２３は電荷の和をとる手段、２４，２５は出
力アンプ、２６，２７は信号出力端子、３１〜３
４はCCDの入力部、４１は半導体基板、４２は
入力ダイオード、４３はゲート酸化膜、４４〜４
７は電極である。
の一般的な構成図、第２図は本発明の一例を示
し、CCDを用いたくし形フイルタの一実施例を
示すための基本構成図、第３図は表面電位平衡法
による入力構造の断面図を示す。図において１は
遅延時間ＴをもつCCD、２は信号入力端子、３，
４はゲイン調節装置、５および６はそれぞれ遅延
信号と非遅延信号との加算あるいは減算をとる回
路、７はCCD１の出力端子、８，９はそれぞれ
信号の和および差の出力端子、１１，１９，２０
は信号入力端子、１２〜１８はCCDによる電荷
転送チヤネル、２１はゲイン―１の反転回路、２
２，２３は電荷の和をとる手段、２４，２５は出
力アンプ、２６，２７は信号出力端子、３１〜３
４はCCDの入力部、４１は半導体基板、４２は
入力ダイオード、４３はゲート酸化膜、４４〜４
７は電極である。
Claims (1)
- １ 任意の素子数を有する第一の電荷結合素子と
少なくとも一素子以上の素子数を有する第二の電
荷結合素子と少なくとも一素子以上の素子数を有
し入力信号を反転させる手段を有する第三の電荷
結合素子と、前記第一の電荷結合素子により遅延
された信号電荷と前記第二および第三の電荷結合
素子により遅延された信号電荷とを合成する手段
を有する半導体装置であつて、前記第一の電荷結
合素子は前記第二および第三の電荷結合素子の入
力部と同一の構成の二つの入力部を有し、前記第
一の電荷結合素子の電荷転送チヤネルの入力部近
傍および出力部近傍は二列の電荷転送チヤネルで
構成され、入力部近傍の二列の電荷転送チヤネル
は、一旦一列の電荷転送チヤネルに合成されたの
ち、再び二列の電荷転送チヤネルに分離されてな
り、しかも出力部近傍の二列の電荷転送チヤネル
は互いに同一の構成であり、この出力部近傍の二
列の電荷転送チヤネルのうち第一の列の電荷転送
チヤネルからの信号電荷と前記第二の電荷結合素
子により遅延された信号電荷とが合成出力される
出力系列と、前記出力部近傍の二列の電荷転送チ
ヤネルのうち第二の列の電荷転送チヤネルからの
信号電荷と前記第三の電荷結合素子により遅延さ
れた信号電荷とが合成出力される出力系列との二
系列の出力を有するように構成されていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14832978A JPS5574171A (en) | 1978-11-30 | 1978-11-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14832978A JPS5574171A (en) | 1978-11-30 | 1978-11-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5574171A JPS5574171A (en) | 1980-06-04 |
| JPH0113234B2 true JPH0113234B2 (ja) | 1989-03-03 |
Family
ID=15450332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14832978A Granted JPS5574171A (en) | 1978-11-30 | 1978-11-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5574171A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5299045A (en) * | 1976-02-17 | 1977-08-19 | Matsushita Electric Ind Co Ltd | Semiconductor filter device |
| JPS5345182A (en) * | 1976-10-05 | 1978-04-22 | Matsushita Electric Ind Co Ltd | Semiconductor device |
-
1978
- 1978-11-30 JP JP14832978A patent/JPS5574171A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5574171A (en) | 1980-06-04 |
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