JPH0113242B2 - - Google Patents
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- Publication number
- JPH0113242B2 JPH0113242B2 JP18691383A JP18691383A JPH0113242B2 JP H0113242 B2 JPH0113242 B2 JP H0113242B2 JP 18691383 A JP18691383 A JP 18691383A JP 18691383 A JP18691383 A JP 18691383A JP H0113242 B2 JPH0113242 B2 JP H0113242B2
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- capacitance
- filter
- varicap
- trap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/12—Frequency selective two-port networks using amplifiers with feedback
- H03H11/1291—Current or voltage controlled filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/12—Frequency selective two-port networks using amplifiers with feedback
- H03H11/1295—Parallel-T filters
Landscapes
- Networks Using Active Elements (AREA)
- Filters And Equalizers (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、シリコンウエハ上などに形成するモ
ノリシツクIC内にフイルタを集積化する場合に
適したフイルタ集積回路に関するものである。
ノリシツクIC内にフイルタを集積化する場合に
適したフイルタ集積回路に関するものである。
電気回路の集積化（モノリシツクIC化、以下
単にIC化と略す）が進むにつれ、外付のブロツ
クフイルタのIC化が、回路の小型化、低コスト
化を実現する上で重要な課題となりつつある。従
来のフイルタは大部分がインダクタンスＬ、容量
Ｃ、抵抗Ｒで構成されているが、インダクタンス
ＬはIC化がむずかしく、容量Ｃ抵抗Ｒのみで構
成可能なアクテイブフイルタがIC化には適して
いる。特にトラツプフイルタとしては、第１図に
示したTwin−Ｔ回路がよく知られており、同図
において抵抗Ｒ、容量Ｃをそれぞれ、 R1＝R2＝2R3＝Ｒ C1＝C2＝C3／２＝Ｃ と選ぶとトラツプ周波数rは r＝１／2πCR ……… で表わされる。viは入力信号、v0は出力信号であ
る。
単にIC化と略す）が進むにつれ、外付のブロツ
クフイルタのIC化が、回路の小型化、低コスト
化を実現する上で重要な課題となりつつある。従
来のフイルタは大部分がインダクタンスＬ、容量
Ｃ、抵抗Ｒで構成されているが、インダクタンス
ＬはIC化がむずかしく、容量Ｃ抵抗Ｒのみで構
成可能なアクテイブフイルタがIC化には適して
いる。特にトラツプフイルタとしては、第１図に
示したTwin−Ｔ回路がよく知られており、同図
において抵抗Ｒ、容量Ｃをそれぞれ、 R1＝R2＝2R3＝Ｒ C1＝C2＝C3／２＝Ｃ と選ぶとトラツプ周波数rは r＝１／2πCR ……… で表わされる。viは入力信号、v0は出力信号であ
る。
斯る構成のトラツプフイルタをIC化する場合、
ばらつきの問題が生じる。すなわちIC内の容量
値、抵抗値は、半導体内の不純物濃度、マスクず
れなどによるばらつきの影響を受け、一例とし
て、 Ｃの絶対値 ±20％ Ｒの絶対値 ±15％ など大きな変動を有する。したがつて第１図のト
ラツプフイルタのトラツプ周波数も第２図のよう
にａからｂの範囲で変動し、上記例では最悪時r
は±35％変動することとなり、実用化は極めて困
難である。この対策として、ICチツプ上でレー
ザトリミングなどにより抵抗値を変化させ、ばら
つきを吸収することも実施されているが、精度、
歩留まりなどの点でまだ多くの問題を残してい
る。
ばらつきの問題が生じる。すなわちIC内の容量
値、抵抗値は、半導体内の不純物濃度、マスクず
れなどによるばらつきの影響を受け、一例とし
て、 Ｃの絶対値 ±20％ Ｒの絶対値 ±15％ など大きな変動を有する。したがつて第１図のト
ラツプフイルタのトラツプ周波数も第２図のよう
にａからｂの範囲で変動し、上記例では最悪時r
は±35％変動することとなり、実用化は極めて困
難である。この対策として、ICチツプ上でレー
ザトリミングなどにより抵抗値を変化させ、ばら
つきを吸収することも実施されているが、精度、
歩留まりなどの点でまだ多くの問題を残してい
る。
また上記容量C1，C2，C3をPNジヤンクシヨ容
量で構成すると、例えば各々の容量は第３図に示
すようにしレアウトされる。第３図は上記容量の
構造を示すIC断面図であり、４はＰ型半導体か
らなるサブストレート、３はＮ型半導体からなる
コレクタ層、２はＰ型半導体からなるベース層、
１はＮ型半導体からなるエミツタ層である。この
とき第３図の容量の等価回路は第４図に示すよう
に表わされ、アースに接続されたサブストレート
４とコレクタ層３との間に寄生容量Cs′を生じる。
したがつて、第１図に示したようなTwin−Ｔ回
路は第５図に示すように各々寄生容量CS1、CS2、
CS3が生じ、その内寄生容量CS1、CS2が、容量C1′、
C2′、抵抗R3間の接続点に接続され、Twin−Ｔ回
路のトラツプ特性が劣化するという欠点があつ
た。
量で構成すると、例えば各々の容量は第３図に示
すようにしレアウトされる。第３図は上記容量の
構造を示すIC断面図であり、４はＰ型半導体か
らなるサブストレート、３はＮ型半導体からなる
コレクタ層、２はＰ型半導体からなるベース層、
１はＮ型半導体からなるエミツタ層である。この
とき第３図の容量の等価回路は第４図に示すよう
に表わされ、アースに接続されたサブストレート
４とコレクタ層３との間に寄生容量Cs′を生じる。
したがつて、第１図に示したようなTwin−Ｔ回
路は第５図に示すように各々寄生容量CS1、CS2、
CS3が生じ、その内寄生容量CS1、CS2が、容量C1′、
C2′、抵抗R3間の接続点に接続され、Twin−Ｔ回
路のトラツプ特性が劣化するという欠点があつ
た。
本発明の目的は、上記した従来の欠点をなく
し、IC化容量、IC化抵抗のばらつきは吸収し、
かつ性能も確保できるフイルタ集積回路を提供す
るにある。
し、IC化容量、IC化抵抗のばらつきは吸収し、
かつ性能も確保できるフイルタ集積回路を提供す
るにある。
上記した目的を達成するために本発明では、
IC化容量としてバリキヤツプを用いるとともに、
Twin−Ｔ回路を構成する上で２個の抵抗とバリ
キヤツプ容量との接続点および２個のバリキヤツ
プと抵抗との接続点にバリキヤツプによる寄生容
量が生じないように、３個のバリキヤツプの構造
を少なくとも一個は異ならせることを特徴として
いる。
IC化容量としてバリキヤツプを用いるとともに、
Twin−Ｔ回路を構成する上で２個の抵抗とバリ
キヤツプ容量との接続点および２個のバリキヤツ
プと抵抗との接続点にバリキヤツプによる寄生容
量が生じないように、３個のバリキヤツプの構造
を少なくとも一個は異ならせることを特徴として
いる。
以下本発明は具体的一実施例により詳しく説明
する。第６図は本発明の一実施例を示すTwin−
Ｔ回路図であり、抵抗R1，R2，R3及びバリキヤ
ツプ容量（印加電圧VRにより値の変化する容量）
C1，C2，C3により第７図に示すようなトラツプ
特性を実現している。トランジスタQ3，Q4，Q5、
定電流源I1、抵抗R4，R5は、差動増幅器を構成
しており、トランジスタQ3のベースに入力され
た信号が、トランジスタQ5を介して、トラツプ
特性を実現している抵抗R3、バリキヤツプ容量
C3に帰還している。
する。第６図は本発明の一実施例を示すTwin−
Ｔ回路図であり、抵抗R1，R2，R3及びバリキヤ
ツプ容量（印加電圧VRにより値の変化する容量）
C1，C2，C3により第７図に示すようなトラツプ
特性を実現している。トランジスタQ3，Q4，Q5、
定電流源I1、抵抗R4，R5は、差動増幅器を構成
しており、トランジスタQ3のベースに入力され
た信号が、トランジスタQ5を介して、トラツプ
特性を実現している抵抗R3、バリキヤツプ容量
C3に帰還している。
このように帰還することによつて第７図の点線
１３の特性を実線１４の特性にして、トラツプ特
性の鋭さを向上させている。
１３の特性を実線１４の特性にして、トラツプ特
性の鋭さを向上させている。
しかもICピン１１に印加する電圧源V1により
各バリキヤツプ容量C1，C2，C3に印加する電圧
VPをIC外部から共に変化でき、上記容量を微調
させて、所望のトラツプ周波数に合わせることが
できる。なおバリキヤツプ容量は第８図に示すよ
うに印加電圧VRにより容量値を変化できるもの
である。
各バリキヤツプ容量C1，C2，C3に印加する電圧
VPをIC外部から共に変化でき、上記容量を微調
させて、所望のトラツプ周波数に合わせることが
できる。なおバリキヤツプ容量は第８図に示すよ
うに印加電圧VRにより容量値を変化できるもの
である。
例えば、バリキヤツプとしてベース・エミツタ
容量を用いた場合、 Cj＝Cj（０）／（１＋Vr／φ）α＝Cj（０）φ〓・１／
（φ＋Vj）α logCj＝Ｋ−αlog（φ＋Vj） ここで Cj：ベース・エミツタ間接合容量 Cj（０）：バイアス０時のベース・エミツタ接
合容量 Vj：エミツタ・ベース電圧（ダイオード
逆バイアス電圧） φ：ビルトイン電圧 α：電圧依存係数 Ｋ＝log〔Cj（０）φ〓〕 と表わされ、特性の一例を第８図のようになる。
容量を用いた場合、 Cj＝Cj（０）／（１＋Vr／φ）α＝Cj（０）φ〓・１／
（φ＋Vj）α logCj＝Ｋ−αlog（φ＋Vj） ここで Cj：ベース・エミツタ間接合容量 Cj（０）：バイアス０時のベース・エミツタ接
合容量 Vj：エミツタ・ベース電圧（ダイオード
逆バイアス電圧） φ：ビルトイン電圧 α：電圧依存係数 Ｋ＝log〔Cj（０）φ〓〕 と表わされ、特性の一例を第８図のようになる。
しかもバリキヤツプ容量C1，C2を第９図に示
すようなコレクタ層３をVccに接続し、容量とし
てベース層２とエミツタ層１の接合を用いる。こ
の場合の容量の等価回路は第１０図に示すように
表わされる。
すようなコレクタ層３をVccに接続し、容量とし
てベース層２とエミツタ層１の接合を用いる。こ
の場合の容量の等価回路は第１０図に示すように
表わされる。
またバリキヤツプ容量C3としては第３図に示
した構造を用いる。
した構造を用いる。
而すると、第６図に示したTwin−Ｔ回路の寄
生容量を考慮した等価回路は第１１図のように表
わされ、トラツプ特性を決定する各抵抗、各バリ
キヤツプの内３個が接続する点１５，１６に寄生
容量が生じることなく、トラツプ特性の劣化のな
いフイルタ集積回路が得られる。
生容量を考慮した等価回路は第１１図のように表
わされ、トラツプ特性を決定する各抵抗、各バリ
キヤツプの内３個が接続する点１５，１６に寄生
容量が生じることなく、トラツプ特性の劣化のな
いフイルタ集積回路が得られる。
なお上記例はトランジスタQ5のエミツタ電位
の方がトランジスタQ1のエミツタ電位より高い
場合にバリキヤツプ容量を使用した例であるが、
逆に第１２図に示す回路の場合には、バリキヤツ
プ容量C1，C2を第４図に示す構造にし、バリキ
ヤツプ容量C3を第９図に示す構造にすれば、等
価回路は第１３図に示すようになり、交点１５，
１６に寄生容量が生じなく、良好なトラツプ特性
が得られることは明白である。
の方がトランジスタQ1のエミツタ電位より高い
場合にバリキヤツプ容量を使用した例であるが、
逆に第１２図に示す回路の場合には、バリキヤツ
プ容量C1，C2を第４図に示す構造にし、バリキ
ヤツプ容量C3を第９図に示す構造にすれば、等
価回路は第１３図に示すようになり、交点１５，
１６に寄生容量が生じなく、良好なトラツプ特性
が得られることは明白である。
また上述の例では、トラツプ特性を有するフイ
ルタ回路について説明したが、フイルタの特性劣
化を生じるバリキヤツプ容量の寄生容量に対し
て、上記寄生容量はエミフオロ等で駆動され無視
できるように、バリキヤツプ容量の構造を構成す
ることによつて、良好なフイルタ特性を得ること
ができる。
ルタ回路について説明したが、フイルタの特性劣
化を生じるバリキヤツプ容量の寄生容量に対し
て、上記寄生容量はエミフオロ等で駆動され無視
できるように、バリキヤツプ容量の構造を構成す
ることによつて、良好なフイルタ特性を得ること
ができる。
なお本実施例ではTwin−Ｔ回路によるトラツ
プフイルタについてのべたが、抵抗とバリキヤツ
プ容量からなるあらゆるタイプのフイルタに適用
できることは言うまでもない。
プフイルタについてのべたが、抵抗とバリキヤツ
プ容量からなるあらゆるタイプのフイルタに適用
できることは言うまでもない。
以上述べたように、本発明によれば、IC内素
子ばらつきをIC外部から吸収でき、良好なトラ
ツプフイルタ特性を実現できる。
子ばらつきをIC外部から吸収でき、良好なトラ
ツプフイルタ特性を実現できる。
而して従来外付部品であつた大型ブロツクフイ
ルタ類を集積化でき、回路の低コスト、小型化、
部品点数の削減に効果は極めて大きい。
ルタ類を集積化でき、回路の低コスト、小型化、
部品点数の削減に効果は極めて大きい。
第１図はTwin−Ｔ型トラツプフイルタの回路
図、第２図は第１図のフイルタの特性図、第３
図、第９図はバリキヤツプ容量の構造説明図、第
４図、第１０図は各々第３図、第９図の構造の容
量の等価回路図、第５図はトラツプフイルタの従
来構造による等価回路図、第６図は本発明の一実
施例を説明する回路図、第７図は第６図の特性を
説明する図、第８図はバリキヤツプ容量の特性を
説明する図、第１１図は第６図の等価回路図、第
１２図、第１３図は他の実施例を説明する図であ
る。 １：ｎ型半導体によるエミツタ層、２：Ｐ型半
導体によるベース層、３：ｎ型半導体によるコレ
クタ層、４：サブストレート、C1〜C3：バリキ
ヤツプ容量。
図、第２図は第１図のフイルタの特性図、第３
図、第９図はバリキヤツプ容量の構造説明図、第
４図、第１０図は各々第３図、第９図の構造の容
量の等価回路図、第５図はトラツプフイルタの従
来構造による等価回路図、第６図は本発明の一実
施例を説明する回路図、第７図は第６図の特性を
説明する図、第８図はバリキヤツプ容量の特性を
説明する図、第１１図は第６図の等価回路図、第
１２図、第１３図は他の実施例を説明する図であ
る。 １：ｎ型半導体によるエミツタ層、２：Ｐ型半
導体によるベース層、３：ｎ型半導体によるコレ
クタ層、４：サブストレート、C1〜C3：バリキ
ヤツプ容量。
Claims (1)
- 【特許請求の範囲】 １ 両端印加電圧で容量値が変化する集積化PN
ジヤンクシヨン容量C1，C2，C3と集積化抵抗R1，
R2，R3からなるTwin−Ｔ型フイルタ集積回路に
おいて、直列に直接接続された該容量C1，C2の
構造と該容量C3の構造とを異ならせ、一方の構
造はｎ型半導体からなるコレクタ層を電源電圧に
接続し、かつＰ型半導体からなるベース層とｎ型
半導体からなるエミツタ層との間でPNジヤンク
シヨン容量を構成した構造とするとともに、他方
の構造はｎ型半導体によるコレクタ層とエミツタ
層を短絡し、かつ該短絡点とＰ型半導体からなる
ベース層との間でPNジヤンクシヨン容量を構成
した構造とすることを特徴とするフイルタ集積回
路。 ２ 該PNジヤンクシヨン容量をIC外部の制御ピ
ンより共に同一割合で変化させることを特徴とす
る特許請求の範囲第１項記載のフイルタ集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18691383A JPS6079815A (ja) | 1983-10-07 | 1983-10-07 | フイルタ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18691383A JPS6079815A (ja) | 1983-10-07 | 1983-10-07 | フイルタ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6079815A JPS6079815A (ja) | 1985-05-07 |
| JPH0113242B2 true JPH0113242B2 (ja) | 1989-03-06 |
Family
ID=16196876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18691383A Granted JPS6079815A (ja) | 1983-10-07 | 1983-10-07 | フイルタ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079815A (ja) |
-
1983
- 1983-10-07 JP JP18691383A patent/JPS6079815A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6079815A (ja) | 1985-05-07 |
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