JPH0113247B2 - - Google Patents
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- Publication number
- JPH0113247B2 JPH0113247B2 JP58243254A JP24325483A JPH0113247B2 JP H0113247 B2 JPH0113247 B2 JP H0113247B2 JP 58243254 A JP58243254 A JP 58243254A JP 24325483 A JP24325483 A JP 24325483A JP H0113247 B2 JPH0113247 B2 JP H0113247B2
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- JP
- Japan
- Prior art keywords
- converter
- analog
- output
- adder
- digital value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Analogue/Digital Conversion (AREA)
Description
〔発明の技術分野〕
この発明はアナログ入力信号のアナログ量をデ
イジタル値に変換して処理する電子式積算計器に
関するものである。 〔従来技術〕 電子回路技術、とくに電子計算機等の発達によ
り、アナログ量の積算計器の分野でも、計算処
理、記憶および伝送などの容易さゆえにデイジタ
ル値に変換して処理しようとする傾向が強くなつ
てきた。 この種計器では、アナログ量をデイジタル値に
変換する手段として、第１図に示すようにアナロ
グ／デイジタル変換器（以下、Ａ／Ｄ変換器）１
１と積算回路１２から構成したものがあつた。 すなわち、これは入力端子１０に入力されるア
ナログ入力信号のアナログ量をＡ／Ｄ変換器１１
によりデイジタル値に変え、そのデイジタル値を
を積算回路１２で積算するようになつている。 ところが、上記Ａ／Ｄ変換器１１はアナログ入
力信号に対して出力を等しい分解能で離散的に増
加するようなデイジタル値に量子化しているた
め、低レベルの入力に対して絶対的な精度を得る
ことは困難であつた。たとえば、Ａ／Ｄ変換器１
１の最大アナログ入力に対して絶対誤差は「２の
分解ビツト数乗分の１」となるが、Ａ／Ｄ変換器
１１の分解能以下、つまり、第３図のLSB（最低
位けた）より少ないアナログ量では、100％の誤
差を生じていた（第３図点線ｂ）。 したがつて、入力信号が広いダイナミツクレン
ジを持つ電子式積算計器にこのＡ／Ｄ変換器１１
を使用すると、微少入力に対してＡ／Ｄ変換器１
１の出力値がデータとしての信頼性に欠けるもの
となつていた。 この対策として、Ａ／Ｄ変換器１１のビツト数
を増すことにより分解能を向上させて低レベルの
入力アナログ量でも高信頼度でデイジタル量に変
換させようとしたものが案出されている。しか
し、これはＡ／Ｄ変換器１１の回路が複雑になる
のみでなく、後の段側の積算器もビツト数が増し
て複雑化するため、コストの上昇を招くことにな
る。とくにモノリシツクIC化することにより大
量生産を行なおうとする場合には、極めて不利と
なる。 〔発明の概要〕 この発明は上記従来のものの欠点を除去するた
めになされたもので、一般に使用されているＡ／
Ｄ変換器に簡単な回路を付加するだけで、容易に
Ａ／Ｄ変換精度を高めることができる高信頼性の
電子式積算計器を提供することを目的としてい
る。 〔発明の実施例〕 第２図はこの発明に係る電子式積算計器の一例
を示すものである。 同図において、２１は入力端子１０を介してア
ナログ入力信号が印加されるＡ／Ｄ変換器であ
り、該入力信号に比例して直線的に増加するデイ
ジタル値を出力するようになつている。このＡ／
Ｄ変換器２１の出力端は加算器２２の一方の入力
端ならびにゼロ検出器２４に接続されている。ゼ
ロ検出器２４の出力端は加算器２２の他方の入力
端に接続されている。上記ゼロ検出器２４は上記
デイジタル値がアナログ信号ゼロに相当する値で
あることを検出するものである。上記加算器２２
はゼロ検出器２４の出力が“０”の時、デイジタ
ル値に“０”を加算し、ゼロ検出器２４の出力が
“１”の時、デイジタル値に“０”もしくは“１”
を加算するもので、ゼロ検出器２４の出力が
“１”であるのがたとえば４回に１回の割合でデ
イジタル値に“１”を足すようになつている。２
３は上記加算器２２の出力を順次積算する積算器
である。 つぎに、上記構成の動作を説明する。 いま、Ａ／Ｄ変換器２１を最大入力電圧5V、
分解能８ビツトのものとする。入力アナログ量が
19.5ｍＶ（5V／28）以上の時、Ａ／Ｄ変換器２１
の出力は少なくとも１ビツトは“１”であり、こ
の時ゼロ検出器２４の出力は“０”であるから、
加算器２２の出力はＡ／Ｄ変換器２１の出力デイ
ジタル値と一致する。入力アナログ量が19.5ｍＶ
以下となると、ゼロ検出器２４の出力は“１”と
なる。このため加算器２２の出力はＡ／Ｄ変換器
２１の出力に“０”もしくは“１”を足した値、
すなわち00000000もしくは00000001となる。ここ
で、加算器２２がゼロ検出器２４の出力が“１”
である４回に１回のみ、“１”を足す操作をくり
返すと下記の表のようになる。
イジタル値に変換して処理する電子式積算計器に
関するものである。 〔従来技術〕 電子回路技術、とくに電子計算機等の発達によ
り、アナログ量の積算計器の分野でも、計算処
理、記憶および伝送などの容易さゆえにデイジタ
ル値に変換して処理しようとする傾向が強くなつ
てきた。 この種計器では、アナログ量をデイジタル値に
変換する手段として、第１図に示すようにアナロ
グ／デイジタル変換器（以下、Ａ／Ｄ変換器）１
１と積算回路１２から構成したものがあつた。 すなわち、これは入力端子１０に入力されるア
ナログ入力信号のアナログ量をＡ／Ｄ変換器１１
によりデイジタル値に変え、そのデイジタル値を
を積算回路１２で積算するようになつている。 ところが、上記Ａ／Ｄ変換器１１はアナログ入
力信号に対して出力を等しい分解能で離散的に増
加するようなデイジタル値に量子化しているた
め、低レベルの入力に対して絶対的な精度を得る
ことは困難であつた。たとえば、Ａ／Ｄ変換器１
１の最大アナログ入力に対して絶対誤差は「２の
分解ビツト数乗分の１」となるが、Ａ／Ｄ変換器
１１の分解能以下、つまり、第３図のLSB（最低
位けた）より少ないアナログ量では、100％の誤
差を生じていた（第３図点線ｂ）。 したがつて、入力信号が広いダイナミツクレン
ジを持つ電子式積算計器にこのＡ／Ｄ変換器１１
を使用すると、微少入力に対してＡ／Ｄ変換器１
１の出力値がデータとしての信頼性に欠けるもの
となつていた。 この対策として、Ａ／Ｄ変換器１１のビツト数
を増すことにより分解能を向上させて低レベルの
入力アナログ量でも高信頼度でデイジタル量に変
換させようとしたものが案出されている。しか
し、これはＡ／Ｄ変換器１１の回路が複雑になる
のみでなく、後の段側の積算器もビツト数が増し
て複雑化するため、コストの上昇を招くことにな
る。とくにモノリシツクIC化することにより大
量生産を行なおうとする場合には、極めて不利と
なる。 〔発明の概要〕 この発明は上記従来のものの欠点を除去するた
めになされたもので、一般に使用されているＡ／
Ｄ変換器に簡単な回路を付加するだけで、容易に
Ａ／Ｄ変換精度を高めることができる高信頼性の
電子式積算計器を提供することを目的としてい
る。 〔発明の実施例〕 第２図はこの発明に係る電子式積算計器の一例
を示すものである。 同図において、２１は入力端子１０を介してア
ナログ入力信号が印加されるＡ／Ｄ変換器であ
り、該入力信号に比例して直線的に増加するデイ
ジタル値を出力するようになつている。このＡ／
Ｄ変換器２１の出力端は加算器２２の一方の入力
端ならびにゼロ検出器２４に接続されている。ゼ
ロ検出器２４の出力端は加算器２２の他方の入力
端に接続されている。上記ゼロ検出器２４は上記
デイジタル値がアナログ信号ゼロに相当する値で
あることを検出するものである。上記加算器２２
はゼロ検出器２４の出力が“０”の時、デイジタ
ル値に“０”を加算し、ゼロ検出器２４の出力が
“１”の時、デイジタル値に“０”もしくは“１”
を加算するもので、ゼロ検出器２４の出力が
“１”であるのがたとえば４回に１回の割合でデ
イジタル値に“１”を足すようになつている。２
３は上記加算器２２の出力を順次積算する積算器
である。 つぎに、上記構成の動作を説明する。 いま、Ａ／Ｄ変換器２１を最大入力電圧5V、
分解能８ビツトのものとする。入力アナログ量が
19.5ｍＶ（5V／28）以上の時、Ａ／Ｄ変換器２１
の出力は少なくとも１ビツトは“１”であり、こ
の時ゼロ検出器２４の出力は“０”であるから、
加算器２２の出力はＡ／Ｄ変換器２１の出力デイ
ジタル値と一致する。入力アナログ量が19.5ｍＶ
以下となると、ゼロ検出器２４の出力は“１”と
なる。このため加算器２２の出力はＡ／Ｄ変換器
２１の出力に“０”もしくは“１”を足した値、
すなわち00000000もしくは00000001となる。ここ
で、加算器２２がゼロ検出器２４の出力が“１”
である４回に１回のみ、“１”を足す操作をくり
返すと下記の表のようになる。
以上のように、この発明によれば、従来と同じ
分解能のＡ／Ｄ変換器にゼロ検出器ならびに加算
器を付加する簡単な構成により、ビツト数を増す
ことなく、容易に微少域での誤差が少なくなり、
したがつてデータの信頼性を高め得る電子式積算
計器を提供することができる。
分解能のＡ／Ｄ変換器にゼロ検出器ならびに加算
器を付加する簡単な構成により、ビツト数を増す
ことなく、容易に微少域での誤差が少なくなり、
したがつてデータの信頼性を高め得る電子式積算
計器を提供することができる。
第１図は従来の電子式積算計器のブロツク構成
図、第２図はこの発明に係る電子式積算計器の一
例を示すブロツク構成図、第３図はこの発明のア
ナログ／デイジタル変換特性図、第４図はこの発
明の電子式積算計器の具体的構成を示す図であ
る。 ２１……アナログ／デイジタル変換器、２２…
…加算器、２３……積算器、２４……ゼロ検出
器、なお、図中同一符号は同一もしくは相当部分
を示す。
図、第２図はこの発明に係る電子式積算計器の一
例を示すブロツク構成図、第３図はこの発明のア
ナログ／デイジタル変換特性図、第４図はこの発
明の電子式積算計器の具体的構成を示す図であ
る。 ２１……アナログ／デイジタル変換器、２２…
…加算器、２３……積算器、２４……ゼロ検出
器、なお、図中同一符号は同一もしくは相当部分
を示す。
Claims (1)
- １ アナログ入力信号をデイジタル値に変換する
アナログ／デイジタル変換器と、上記デイジタル
値がアナログ入力信号レベルのゼロに相当する値
であることを検出するゼロ検出器と、このゼロ検
出器が所定回数ゼロを検出するたびに上記アナロ
グ／デイジタル変換器の出力デイジタル値に
“１”を足して出力する加算器と、この加算器の
出力を積算する積算器とを具備した電子式積算計
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24325483A JPS60134526A (ja) | 1983-12-21 | 1983-12-21 | 電子式積算計器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24325483A JPS60134526A (ja) | 1983-12-21 | 1983-12-21 | 電子式積算計器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134526A JPS60134526A (ja) | 1985-07-17 |
| JPH0113247B2 true JPH0113247B2 (ja) | 1989-03-06 |
Family
ID=17101132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24325483A Granted JPS60134526A (ja) | 1983-12-21 | 1983-12-21 | 電子式積算計器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134526A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952574B2 (ja) * | 1979-06-04 | 1984-12-20 | 富士通株式会社 | オフセット補償回路 |
-
1983
- 1983-12-21 JP JP24325483A patent/JPS60134526A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60134526A (ja) | 1985-07-17 |
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