JPH01133416A

JPH01133416A - 分周回路

Info

Publication number: JPH01133416A
Application number: JP29250687A
Authority: JP
Inventors: Kimiyoshi Okada; 岡田　公芳
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-11-19
Filing date: 1987-11-19
Publication date: 1989-05-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕５０％近傍のデユーティファクタを有するクロックを奇
数分周して得る分周回路に関し、分周比が大きくなって
もその構成規模が比例して大きくなることがないデユー
ティファクタ５０％近傍の奇数分周回路を提供すること
を目的とし、５０％近傍のデユーティファクタを有する
クロックを奇数分周して得る分周回路であって、ｎ段の
フリップフロップと、ｎ段のフリップフロップのうち第
１段のフリップフロップの反転出力と奇数段のフリップ
フロップの処理タイミング用クロフりとを論理積する論
理積回路を備え、論理積回路の出力を第１段のフリップ
フロップの処理タイミング用クロック信号とし、ｎ段の
フリップフロップのそれぞれの反転出力と、ｎ段のフリ
ップフロップの処理タイミング用クロックとを否定論理
和する第１の否定論理和回路と、最終段の該フリップフ
ロップへ入力する信号と正出力から出力する信号とを否
定論理和して第１段のフリップフロップへフィードバッ
クする第２の否定論理和回路とを設は構成する。

〔産業上の利用分野〕

本発明は、５０％近傍のデユーティファクタを有するク
ロックを奇数分周して得る分周回路に関する。

例えば、基準発振器から生成した基準クロックを分周し
て、ディジタルデータを再生するためのタイミング用ク
ロックとして生成することがあり、このようなりロック
はそのデユーティファクタが５０％近傍であることが必
要となる。

即ち、ディジタルデータを正確に再生するためには、デ
ユー子イファクタが５０％近傍のクロックで確実にタイ
ミングを取ることが要求される。

特に、機器の小型化傾向に伴い奇数分周したクロックの
デユーティファクタが５０％近傍となる奇数分周回路に
あっても簡易な構成で実現することが要求されている。

〔従来の技術〕

第６図は従来例を説明する図、第７図は他の従来例を説
明する図をそれぞれ示す。

第６図（’Ａ＞に示す従来例は３分周のクロック（即ち
、分周比が３のクロック）を得るための３分周回路（ａ
）の構成であり、第７図（Ａ）は５分周のクロック（即
ち、分周比が５のクロック）を得るための５分周回路〜
）の構成である。

３分周回路（ａ）は、例えば図示省略している制御部か
ら処理タイミング用として送出するクロックＣＬＫと第
２のフリップフロップ（以下Ｆ、Ｆと称する）４の正出
力Ｑ４とを論理積する論理積回路（以下ＡＮＤ回路−と
称する）１と、クロック＊ＣＬＫ　　（クロックＣＬＫの逆位相のクロ
ック）と、第１のＦ、Ｆ２の正出力Ｑ！とを論理積する
ＡＮＤ回路３と、ＡＮＤ回路１の出力を処理タイミングとするＦ。

Ｆ２と、ＡＮＤ回路３の出力を処理タイミングとするＦ。

Ｆ４と、Ｆ、Ｆ２の反転出力＊Ｑ２でセットし、Ｆ、　Ｆ４の反
転出力＊Ｑ４でリセットするＦ、Ｆ５とを具備している
。

第６図（Ｂ）は第６図（Ａ）のタイムチャートを示す。

即ち、ＡＮＤ回路１の第１の出力の立ち上げでＦ、Ｆ２
の正出力Ｑ２を立ち上げ、ＡＮＤ回路１の第２の出力の
立ち上げでＦ、Ｆ２の正出力Ｑ３を立ち下げる。

一方、ＡＮＤ回路３の第１の出力の立ち上げでＦ、Ｆ４
の正出力Ｑ４を立ち上げ、ＡＮＤ回路３の第２の出力の
立ち上げでＦ、Ｆ４の正出力Ｑ４を立ち下げる。

Ｊ更に、Ｆ、Ｆ５はＦ、Ｆ４の正出力Ｑ４の立ち下げで正
出力Ｑ、を立ち下げ、Ｆ、Ｆ２の正出力Ｑ２の立ち下げ
で正出力Ｑ、を立ち上げてデユーティファクタ５０％近
傍のクロック（Ｆ、Ｆ５の正出力Ｑｓ　）が得られる。

次に、第７図（Ａ）は５分周回路（ｂ）であり、クロッ
クＣＬＫと第２のブロックの１段目のＦ、Ｆ９の正出力
Ｑ、とを論理積するＡＮＤ回路６と、クロック＊　ＣＬ
Ｋと、第１のブロックの１段目の・Ｆ、Ｆ８の正出力Ｑ
、とを論理積するＡＮＤ回路７、ＡＮＤ回路６の出力を処理タイミングとするＦ。

Ｆ８と、ＡＮＤ回路７の出力を処理タイミングとするＦ。

Ｆ９と、上段のＦ、Ｆブロックの２段目のＦ、Ｆｌｏの反転出力
＊Ｑ、。でセットし、下段のＦ、Ｆブロックの２段目の
Ｆ、Ｆｉｌの反転出力＊Ｑ、でリセットするＦ、Ｆ１２
とを具備している。

尚、上段のＦ、ＦブロックではＦ、Ｆ８とＦ。

ＦＩＯとが直列接続され入力信号を４分周し、下段のＦ
、　ＦブロックではＦ、Ｆ９とＦ、Ｆｉｌとが直列接続
され入力信号を４分周している。

この２つの４分周信号を第７図（Ｂ）に示すように出力
段のＦ、Ｆ１２で５分周しデユーティファクタ５０％近
傍のクロックとして出力している。

〔発明が解決しようとする問題点〕

上述のようにデユーティファクタ５０％近傍の奇数分周
のクロックを得るためには、その最終段にセットリセッ
ト型のフリップフロップが１段必要となり、且つ従来の
分周用フリップフロップ構成では分周比が大きくなるに
伴いその構成規模が大きくなると言う問題点がある。

本発明は、分周比が大きくなってもその構成規模が比例
して大きくなることがないデユーティファクタ５０％近
傍の奇数分周回路を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の２０（１）〜
２０　（ｎ）はｎ段のフリップフロップであり、３０は
ｎ段のフリップフロップ２０（１）〜２０（ｎ）のうち
第１段のフリップフロップ２０（１）の反転出力と、ｎ
段のフリップフロップ２０（１）〜２０（ｎ）の処理タ
イミング用クロックとを論理積する論理積回路であり、４０はｎ段のフリップフロップ２０（１）〜２０　（ｎ
）のそれぞれの反転出力と、ｎ段のフリップフロップ２
０　（１）〜２０　（ｎ）の処理タイミング用りロフク
とを否定論理和して第１段のフリップフロップ２０（１
）のリセット信号として送出する第１の否定論理和回路
であり、５０はｎ段のフリップフロップ２０（１）〜２０　（ｎ
）の最終段のフリップフロップ２０（ｎ）のデータ入力
信号と正出力信号とを否定論理和して第１段のフリップ
フロップ２０（１）のデータ入力信号としてフィードバ
ックする第２の否定論理和回路であり、これらを具備す
ることにより本問題点を解決するための手段とする。

〔作　用〕

奇数分周の処理タイミング用クロックＣＬＫ■は、論理
積回路３０により第１段のフリップフロップ２０（１）
の反転出力と論理積され、第１段のフリップフロップ２
０（１）のクロック■として送出される。

これにより、第１段のフリップフロップ２０（１）の出
力は反転して以降第１の否定論理和回路４０の出力にて
リセットされるまで処理タイミング用りロフクの第１段
のフリップフロップ２０（１）への入力は禁止される。

上記動作を繰り返すことにより順次分周処理が進行して
行き、第１段のフリップフロップ２０（１）の正出力に
はデユーティファクタ５０％近傍の奇数分周波形■が得
られるように構成することにより、ことが可能となる。

〔実施例〕

以下本発明の要旨を第２図〜第５図に示“す実施例によ
り具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるタイムチャートを説明する図、
第４図は本発明の他の実施例を説明するブロック図、第
５図は本発明の他の実施例におけるタイムチャートを説
明する図をそれぞれ示す。尚、全図を通じて同一符号は
同一対象物を示す。

第２図に示す実施例は分周比−３の分周回路の構成例で
あり、第１図で説明したフリップフロップはＦ、　　Ｆ
２０（１）とＦ、　　Ｆ２０（２）で構成し、第１の否
定論理和回路、４０は３人力／１出力のＮＯＲ回路４０
ａで構成されている。

この実施例における動作は第３図に示すように、Ｆ、　
Ｆ２０（１）のクロック信号■は外部（例えば、図示省
略している制御部等）から入力する所定速度のデユーテ
ィファクタ５０％のクロックＣＬＫ■と、Ｆ、　Ｆ２０
（１）の反転出力＊Ｑとを論理積回路３０で論理積した
ものとする。

この論理積したクロック信号■がＦ、　　Ｆ２０（１）
に入力すると２人力／１出力のＮＯＲ回路５０ａが“Ｈ
”の条件でＦ、　　Ｆ２０（１）の出力が反転され、Ｎ
ＯＲ回路４０ａの出力が”Ｈ″となりＦ、　　Ｆ２０（
１）がリセットされるまでＦ、　Ｆ２０（１）はその状
態（即ち、第３図では“Ｈ”の状態）を維持することに
なる。

この動作をクロックＣＬＫ■が３周期に１回毎に繰り返
すことによりＦ、　Ｆ２０（１）の正出力Ｑにクロック
ＣＬＫ■が３分周され、しかもそのデユーティファクタ
５０％近傍の出力パルス■が得られる。

尚、第３図中に示すｔ　ａ　（ＡＮＤ）は論理積回路３
０の遅延時間、ｔ、　（Ｆ、Ｆ）はＦ、　Ｆ２０（１）
、２０（２）の遅延時間、ｔ　ａ　（ＮＯＲ）は否定論
理和回路４０ａ、５０ａの遅延時間をそれぞれ示す。

次に、第４図の実施例は分周比−５の分周回路の構成例
であり、第１図で説明したフリップフロップはＦ、　　
Ｆ２０（１）〜Ｆ、　　Ｆ２０（３）で構成し、第１の
否定論理和回路４０は４人力／１出力のＮ。

Ｒ回路４０ｂで構成されている。

この動作を第５図に示すようにクロックＣＬＫ■が５周
期に１回毎に繰り返すことによりＦ、　　Ｆ２０（１）
の正出力ＱにクロックＣＬＫ■が５分周され、しかもそ
のデユーティファクタ５０％近傍の出力パルスが得られ
る。

以上のように、本発明の実施例では最終出力段セットリ
セット型のフリップフロップが削除され、２つの否定論
理和回路４０ａ又は４０ｂと５０ａで構成させることに
より、より簡易な奇数分周回路が構成可能となる。

〔発明の効果〕

以上のような本発明によれば、デユーティファクタ５０
％近傍の奇数分周パルスが得られるより・簡易な分周回
路を提供出来る。

【図面の簡単な説明】

第１図は本発明の詳細な説明する゛ブロック図、第２図
は本発明の詳細な説明するブロック図、第３図は本発明
の実施例におけるタイムチャートを説明する図、第４図は本発明の他の実施例を説明するブロック図、第５図は本発明の他の実施例におけるタイムチャートを
説明する図、第６図は従来例を説明する図、第７図は他の従来例を説明する図、をそれぞれ示す。図において、１．３，６．７はＡＮＤ回路、２．４．５．８〜１２．２０（１）〜２０（ｎＩ４）は
Ｆ、　Ｆ、３０は論理積回路、４０．５０は第１７第２の否定論理和回路、４０ａは３
人力／ｌ出力ＮＯＲ回路、４０ｂは４人力／１出力ＮＯＲ回路、５０ａは２人力／１出力ＮＯＲ回路、末弟日月の原玉里を説Ｅ月するブロック７第　　１　　
回本亮日月の実施分Ｕｔ説日月するフ゛口、ングにも　　
２　　回（Ａ）柾爪伊ｊ丸洸明Ｊろ困熟６　困

Claims

【特許請求の範囲】５０％近傍のデューティファクタを有するクロックを奇
数分周して得る分周回路であって、ｎ段のフリップフロップ（２０（１）〜２０（ｎ））と
、前記ｎ段のフリップフロップ（２０（１）〜２０（ｎ
））のうち第１段のフリップフロップ（２０（１））の
反転出力と前記ｎ段のフリップフロップ（２０（１）〜
２０（ｎ））の処理タイミング用クロック（［１］）と
を論理積する論理積回路（３０）を備え、前記論理積回路（３０）の出力を前記第１段のフリップ
フロップ（２０（１））の処理タイミング用クロック信
号（［３］）とし、前記ｎ段のフリップフロップ（２０（１）〜２０（ｎ）
）のそれぞれの反転出力と、前記クロック（［１］）と
を否定論理和する第１の否定論理和回路（４０）と、最
終段の該フリップフロップ（２０（ｎ））へ入力する信
号と正出力から出力する信号とを否定論理和して前記第
１段のフリップフロップ（２０（１））へフィードバッ
クする第２の否定論理和回路（５０）とを設け、前記第１の否定論理和回路（４０）の出力を前記第１段
のフリップフロップ（２０（１））のリセット信号とす
ることを特徴とする分周回路。