JPH01157616A - 同期式リングカウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 特に、高速なりロックを用い、複数段に並列接続して使
用する同期式リングカウンタに関し、高速なりロックを
利用しても回路が安定に動作することを目的とし、 入力されるクロックに同期して、入力端子に入力される
信号レベルを出力端子に出力する複数の記憶手段と、環
状構造を形成する記憶手段のそれぞれの間に位置し、選
択制御信号に応じて、前段および後段の記憶単段から入
力される２つの出力信号より、後段の記憶手段に対して
供給する信号を選択する複数の選択手段とを具えるよう
に構成する。

〔産業上の利用分野〕

本発明は、同期式リングカウンタに関し、特に、高速な
りロックを用い、複数段に並列接続して使用する同期式
リングカウンタに関するものである。

〔従来の技術〕

公知のリングカウンタは、複数のフリップフロップを環
状に接続して成っている。シフトレジス夕の最終段のフ
リップフロップの出力を初段のフリップフロップの入力
に戻し、ただ１個のフリップフロップのみに１をセット
し、他のすべてのフリップフロップを０にセットしてお
くと、シフトパルスが加えられるたびに１”°がシフト
してゆき、シフトレジスタ内を循環する。従って、“′
１”。

の位置によってシフトパルスの数をカウントすることが
できる。

このリングカウンタは、周期的にパルスを発生するパル
スジェネレータとして応用されたり、数段に重ねて接続
することにより、通信関係で扱われる多段のフレーム構
成を持つデータを、高速に処理する回路に応用できる。

第４図に従来例におけるリングカウンタの構成と、その
動作のタイムチャートを示す。

第４図（ａ）に示すように、従来においてはリングカウ
ンタを構成する例えば３段のＤフリップフロップ４１１
１〜４１１３へのクロックは、アンドゲート４１３によ
り、基本となるマスタクロックと下段のリングカウンタ
からの制御パルスとの論理積をとり作り出している。

〔発明が解決しようとする問題点〕 ところで、上述した従来のリングカウンタにあっては、
第４図（ｂ）に示すように、アンドゲート４１３で遅延
が生じるため、リングカウンタを複数段に接続した場合
、周辺回路でその分だけ同期にずれが生じる。

最近では、データの高速処理が望まれており、そのため
高速なりロックを使用する場合が多くなっているが、そ
の場合には従来の技法で複数段の同期式リングカウンタ
を構成すると論理素子の遅延が影響し、全体として回路
の動作が不安定になるというという問題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、高速なりロックを利用しても回路が安定に動作す
る同期式リングカウンタを提供することを目的としてい
る。

〔問題点を解決するための手段〕

第１図は、本発明の同期式リングカウンタの原理ブロッ
ク図である。

図において、記憶手段１１１は、入力されるクロックに
同期して、入力端子に入力される信号レベルを出力端子
に出力する。

選択手段１１３は、環状構造を形成する記憶手段１１１
のそれぞれの間に位置し、選択制御信号に応じて、前段
および後段の記憶手段１１１から入力される２つの出力
信号より、後段の記憶手段１１１に対して供給する信号
を選択する。

従って、全体として、記憶手段１１１は、選択手段１１
３に入力される選択制御信号に応じて、クロックに同期
して前段の記憶手段１１１の出力信号レベルを出力する
かまたは既出の出力信号レベルを保持するように構成さ
れている。

〔作　用〕

選択手段１１３は、環状構造を形成する記憶手段１１１
のそれぞれの間に位置し、選択制御信号に応じて、前段
および後段の記憶手段１１１から入力される２つの出力
信号から、後段の記憶手段１１１に対して供給する信号
を選択する。

記憶手段１１１は、入力されるクロックに同期して、選
択手段１１３から入力端子に入力される信号レベルを出
力端子に出力する。

本発明にあっては、記憶手段１１１は、選択手段１１３
に入力される選択制御信号に応じて、クロックに同期し
て前段の記憶手段１１１の出力信号レベルを出力するか
または既出の出力信号レベルを保持することにより、高
速なりロックを利用しても回路が安定に動作する。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例における同期式リングカウ
ンタの構成を示す。

１、ｉと、１゛との１心　、 ここで、本発明の実施例と第１図との対応関係を示して
おく。

記憶手段１１１は、Ｄフリップフロップ２１１１〜２１
１４に相当する。

選択手段１１３は、セレクタ２１３．〜２１３４に相当
する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

↓−実旌孤■盪底 第２図において、同期式リングカウンタは、データの保
持機能を有するＤフリップフロップ２１１１〜２１１４
と、入力データを選択して出力するセレクタ２１３．〜
２１３．（それぞれ３個の論理和演算素子で構成される
）と、アンドゲート２１５と、ナントゲート２１７と、
ノアゲート２１９．２２３と、オアゲート２２１２〜２
２１４とを具えている。

初期設定パルス（ＰＬＳ３）がアンドゲート２１５の一
方の入力端子に供給され、初期設定の有効／無効の情報
（Ｐ　Ｌ　Ｓ　４　）がアンドゲート２１５の他方の入
力端子の供給される。アンドゲート２１５の出力は、ナ
ントゲート２１７．ノアゲート２２３およびオアゲート
２２１２〜２２１４に入力される。

下段のリングカウンタからの制御パルス（ＰＬＳｌ、Ｐ
ＬＳ２）がナントゲート２１７に入力され、ナントゲー
ト２１７の出力はセレクタ２１３Ｉ〜２１３４に入力さ
れ選択制御信号として機能する。

セレクタ２１３□〜２１３４のそれぞれの出力はオアゲ
ート２２１□〜２２１４に入力され、セレクタ２１３．
およびオアゲート２２１２〜２２１４のそれぞれの出力
はＤフリップフロップ２１１１〜２１１．のＤ入力端子
に入力される。

Ｄフリップフロップ２１１ゎ　（ｎ−１〜３）の出力Ｑ
は、セレクタ２１３．、に帰還されて入力されると共に
、セレクタ２１３Ｉｌ＋１に入力される。

Ｄフリップフロップ２１１４の出力Ｑはセレクタ２１３
４にのみ入力される。

Ｄフリップフロップ２１１．〜２１１３のそれぞれの出
力ｄはノアゲート２１９に入力され、ノアゲート２１９
の出力はノアゲート２２３に入力される。また、ノアゲ
ート２２３の出力はセレクタ２１３．に入力される。更
に、マスタクロックが、Ｄフリップフロップ２１１．〜
２１１４のそれぞれのクロック端子ＣＫに入力される。

ｎ危礪肱作 第３図に、実施例における動作のクイムチヤードを示す
。

ここで、第３図におけるタイムチャートは、リングカウ
ンタを並列接続することにより、ナントゲート２１７に
下段のリングカウンタからの１／３分周された制御パル
ス（ＰＬＳＩ）が入力されており、また、初期設定が有
効（ＰＬＳ４がハイレベル）である状態で、初期設定パ
ルス（ＰＬＳ３）がアンドゲート２１５に入力された場
合の、それ以降の回路の各点での信号の遷移を示す。

以下、第２図および第３図を参照して実施例の動作を説
明する。

初期設定を行なうことが可能なとき、即ちアンドゲート
２１５に入力される有効／無効の信号が有効（ハイレベ
ル）のときに、アンドゲート２１５に初期設定パルスが
加えられると、その間アンドゲート２１５の出力はハイ
レベルとなる。アンドゲート２１５の出力はナントゲー
ト２１７に入力されており、アンドゲート２１５に初期
設定パルスが加えられ、アンドゲート２１５の出力がハ
イレベルとなっている間は、ナントゲート２１７の出力
（■）は常にハイレベルとなっている。

また、アンドゲート２１５の出力はノアゲート２２３に
入力されており、アンドゲート２１５の出力がハイレベ
ルとなっている間は、ノアゲート２２３の出力（■）は
常にローレベルとなっている。

更に、アンドゲート２１５の出力は、Ｄフリップフロッ
プ２１１□〜２１１４のＤ入力端子にオアゲート２２１
２〜２２１４を介して入力されており、アンドゲート２
１５の出力がハイレベルとなっている間は、Ｄフリップ
フロップ２１１□〜２１１４のＤ入力端子には常にハイ
レベルが入力されている。

Ｄフリップフロップ２１１．のＤ入力端子には、セレク
タ２１３．に入力される選択制御信号がハイレベルであ
るため、ノアゲート２２３から出力されているローレベ
ルの信号が入力される。

以上の状態において、マスタクロツタがＤフリップフロ
ップ２１１１〜２１１４に入力されると、Ｄフリップフ
ロップ２１１□〜２１１４の出力Ｑは、Ｄフリップフロ
ップ２１１．の出力Ｑのみがローレベルとなり、他のＤ
フリップフロップ２１１゜〜２１１４の出力Ｑはハイレ
ベルとなる。

以上のようにして、初期設定が行なわれる。それ以後の
動作は、以下に示すようになる。

ナントゲート２１７に下段のリングカウンタからの１／
３分周された制御パルス（ＰＬＳＩ）が入力されていな
いときは、ナントゲート２１７の出力（■）はローレベ
ルである。そのとき、その信号を選択制御信号として入
力するセレクタ２１３１〜２１３４は、それぞれ対応す
るＤフリップフロップ２１１□〜２１１４の出力Ｑを選
択して出力するため、Ｄフリップフロップ２１１．〜２
１１４のＤ入力端子には自らの出力Ｑの信号が入力され
ている。

従って、この状態でマスタクロックがＤフリップフロッ
プ２１１．〜２１１４に入力されると、Ｄフリップフロ
ップ２１１．〜２１１４の出力Ｑは既出の出力信号レベ
ルを保持する。

また、ナントゲート２１７に制御パルス（ＰＬＳｌ）が
入力されると、ナントゲート２１７の出力（■）はハイ
レベルである。そのとき、その信号を選択制御信号とし
て入力するセレクタ２１３、〜２１３４においては、セ
レクタ２１３．はノアゲート２２３の出力信号（■）を
選択して出力し、セレクタ２１３□〜２１３４は、それ
ぞれＤフリップフロップ２１１１〜２１１３の出力Ｑの
信号を選択して出力するため、Ｄフリップフロップ２１
１．のＤ入力端子にはノアゲート２２３の出力の信号が
入力され、Ｄフリップフロップ２１１□〜２１１４のＤ
入力端子にはそれぞれＤフリップフロップ２１１．〜２
１１３の出力Ｑの信号が入力されている。

従って、この状態でマスタクロツタがＤフリップフロッ
プ２１１１〜２１１４に入力されると、Ｄフリップフロ
ップ２１１２〜２１１４の出力Ｑには、それぞれＤフリ
ップフロップ２１１１〜２１１３の出力Ｑがシフトする
形で現れる。また、Ｄフリップフロップ２１１１の出力
Ｑは、Ｄフリップフロップ２１１１〜２１１３の出力ｄ
がすべてローレベル（Ｄフリップフロップ２１１４の出
力Ｑがローレベル）のときはローレベルとなり、Ｄフリ
ップフロップ２１１１〜２１１３の出力ｄのいずれかが
ハイレベル（Ｄフリップフロップ２１１４の出力Ｑがハ
イレベル）のときはハイレベルとなる。結果的にＤフリ
ップフロップ２１１１の出力Ｑは、Ｄフリップフロップ
２１１４の出力Ｑが帰還される形となっている。

以上の動作により、１つのＤフリップフロップの出力Ｑ
に注目すれば、１／３分周された制御パルスの入力によ
り、マスタクロックに同期して、Ｌ　−Ｌ　−Ｌ−＋Ｈ
−Ｈ−Ｈ仲Ｈ−Ｈ−Ｈ−＋Ｈ−Ｈ−Ｈ（Ｌはローレベル
、Ｈはハイレベル）をｍり返す形態となる。また、全体
としては、初期設定によりＤフリップフロップ２１１１
の出力Ｑにのみ設定されたローレベルが順次シフトし、
Ｄフリップフロップ２１１１→２１１□→２１１３→２
１１４→２１１．の形で循環する動作となる。

■、　　　　のまとめ このように、Ｄフリップフロップ２１１１〜２１１４の
出力Ｑは、選択制御信号としてセレクタ２１３□〜２１
３４に入力される１／３分周された制御パルスが入力さ
れているときは、前段の出力Ｑがシフトし、制御パルス
が入力されていないときは、既出の出力信号レベルを保
持することにより、マスタクロックに同期して、Ｌ−１
，−Ｌ−＋Ｈ−Ｈ−Ｈ−＞Ｈ−Ｈ−Ｈ−＋Ｈ−Ｈ−Ｈ（
Ｌはローレベル、Ｈはハイレベル）ヲ繰す返ス。

従って、高速なりロックを利用しても回路が安定に動作
する。

■、　　　　日　の　　・　ニ　ヒ なお、上述した本発明の実施例にあっては、フリップフ
ロップが４個の場合について説明したが、それ以外の数
であってもよい。

また、複数段接続したときの下段からの制御パルスとし
て１／３分周されたパルスを例として動作を説明したが
、制御パルスの分周比率は限定されるものではない。

更に、川、実施例と第１図との対応関係」において、本
発明と実施例との対応関係を説明しておいたが、本発明
はこれに限られることはなく、各種の変形態様があるこ
とは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、記憶手段は選択手段
に入力される選択制御信号に応して、クロックに同期し
て前段の記憶手段の出力信号レベルを出力するかまたは
既出の出力信号レベルを保持することにより、高速なり
ロックを利用しても回路が安定に動作するので、実用的
には極めて有用である。

【図面の簡単な説明】

第１図は本発明の同期式リングカウンタの原理ブロック
図、 第２図は本発明の一実施例による同期式リングカウンタ
の構成回路図、 第３図は実施例における動作のタイムチャート、第４図
は従来例におけるリングカウンタの構成回路図およびそ
の動作のタイムチャートである。 図において、 １１１は記憶手段、 ］１３は選択手段、 ２１１．４１］はＤフリップフロップ、２１３はセレク
タ、 ２１５．４１３はアンドゲート、 ２１７はナントゲート、 ２１９．２２３はノアゲート、 ２２１はオアゲートである。

Claims (1)

1. 【特許請求の範囲】 入力されるクロックに同期して、入力端子に入力される
   信号レベルを出力端子に出力する複数の記憶手段（１１
   １）と、 環状構造を形成する前記記憶手段（１１１）のそれぞれ
   の間に位置し、選択制御信号に応じて、前段および後段
   の前記記憶手段（１１１）から入力される２つの出力信
   号より、後段の前記記憶手段（１１１）に対して供給す
   る信号を選択する複数の選択手段（１１３）と、 を具えるように構成したことを特徴とする同期式リング
   カウンタ。