JPH01133418A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、入力信号に同期した出力信号を発生する為の
ＰＬＬ回路に関するもので、特にローパスフィルタを用
いること無く入力信号に同期した出力信号を発生し得る
ＰＬＬ回路に関する。

（ロ）従来の技術 入力信号に同期した出力信号を発生する技術として、Ｐ
ＬＬ回路が多用されている。前記ＰＬＬ回路は、第３図
に示す如く、入力端子（１）に印加きれる入力信号とＶ
　ＣＯ（２）の出力信号との位相を比較する位相比較回
路（３）、及び該位相比較回路（３）の出力誤差信号を
通過きせるローパスフィルタ（４）を備えており、該ロ
ーパスフィルタ（４）ノ出力信号を用いてＶ　ＣＯ（２
）の発振周波数を制御せんとするものである。前記ＰＬ
Ｌ回路は、例えば特開昭５７−７６３５号公報に記載さ
れている。

（ハ）発明が解決しようとする問題点 第３図に示される如き従来のＰＬＬ回路は、位相比較回
路（３）の出力信号中に含まれる不要成分を除去し、位
相差に応じた誤差信号のみをＶＣ０（２）←印加する為
に、ローパスフィルタ（４）を必須とした。その為、前
記ＰＬＬ回路をＩＣ（集積回路′）化する場合、前記ロ
ーパスフィルタ（４）を構成するコンデンサを前記ＩＣ
に外付しなければならず、外付部品数“や外付ビン数の
増加というＩＣ化にとって好ましくない問題が生じてい
た。

（ニ）問題点を解決するための手段 本発明は、上述の点に鑑み成されたもので、ＩＣ化の妨
げとなるローパスフィルタを除去する為、可変分周回路
と、入力信号と前記可変分周回路の第２出力信号とを、
乗算する乗算回路と、該乗算回路の、中力信５号と基準
電圧とを比較する比較回路と、Ｄ入力端子に該比較回路
の出力信号が、クロック入力端子に前記可変分周回路の
第１人力信号がそれぞれ印加されるＤ−ＦＦとを設け、
更に、ＰＬＬ回路のロック状態を検出するロック検出回
路を設け、前記Ｄ−ＦＦ及びロック検出回路の出力信号
を可変分周回路に印加する点を特徴とする。

（＊）作用 本発明に依れば、Ｄ−ＦＦの出力信号を可変分周回路に
印加して分周比を可変しているので、ローパスフィルタ
を用いること無く、ＰＬＬ回路を構成することが出来る
。また、′ロック検出回路の出力信号を可変分周回路に
印加してキャプチャレンジを変化させているので、引き
込み時にはキャプチャレンジを広くして引き込み時間を
短縮出来、ロック時にはキャプチャレンジを狭くして安
定度を高めている。

（へ）実施例 第１図は、本発明の一実施例を示す回路図で、（５）は
入力信号が印加される入力端子−１（６）は所定周波数
（ｆヨ）の基準信号を発生する発振回路、（７）は該発
振回路（６）の出力信号を分周する可変分周回路、（８
）は該可変分周回路（７）の出力信号を分周して第１出
力信号及び該第１出力信号から９０度移相された第２出
力信号を発生する固定分周回路、（９）は前記入力信号
と前記第２出力信号とを乗算する第１乗算回路、（１０
）は該第１乗算回路（９）の出力信号と基準電圧とを比
較する比較回路、（１１）はＤ入力端子に前記比較回路
（１０）の出力信号が印加きれ、クロック入力端子に前
記固定分周回路（８）の第１出力信号が印加されるＤ−
ＦＦ、（１２）は入力端子（５）に印加される入力信号
と固定分周回路（８）の第１出力信号とを乗算し、前記
入力信号を同期検波する第２乗算回路、及び（１３）は
ＰＬＬ回路のロック状態を検出するロック検出回路であ
る。

また、第２図は、可変分周回路（７）の具体回路例を示
すもので、発振回路（６）の出力信号を計数するカウン
タ（１４）と、該カウンタ（１４）の計数値を判別する
第１乃至第４判別回路（１５）乃至（１８）と、Ｄ−Ｆ
Ｆ（１１）の出力信号が印加きれる第１制御端子（１９
）と、ロック検出回路（１３）の出力信号が印加される
第２制御端子（２０）と、前記第１及び第２制御端子（
１９）及び（２０）の信号状態に応じてカウンタ（１４
）のリセット信号を発生する第１乃至第４アンドゲート
（２１）乃至（２４）及び第１乃至第３オアゲート（２
５）乃至（２７）とによって構成される。しかして、Ｐ
ＬＬ回路の引き込み動作時においては、非ロツク状態で
ある為、第２制御端子（２０）に「Ｌ」の制御信号が印
加され、第３アンドゲート（２３）が閉、第４アンドゲ
ート（２４）が開の状態になる。その状態で、第１制御
端子（１９）にｒ　ＨＪの制御信号が印加されれ幌、カ
ウンタ（１０がｎ、の計数を行なったとき、第１判別回
路（１５）から出力信号が発生し、該出力信号が第１ア
ンドゲート（２１）、第１オアゲート（２５）、第４ア
ンドゲート（２４）及び第３オアゲート（２７）を介し
て力、ウンタ（１４）にリセット信号として印加される
。その結果、第３オアゲー）（２７）の出力端に、ｆｔ
／ｎ＋の周波数を有する出力信号が発生する。一方、第
１制御端子（１９）にｒ　Ｌ　Ｊの制御信号が印加され
れば、第１アンドゲート（２１）が閉になり、カウンタ
（１４）がｎｎＤｎ＋）の計数を行なったとき、第２判
別回路（１６〉から出力信号が発生し、該出力信号が第
１オアゲート（２５）、第４アンドゲート（２４）及び
第３オアゲート（２７）を介してカウンタ（１４）にリ
セット信号として印加される。その結果、第３オアゲー
ト（２７）の出力端に、ｆｔ／ｆｌ＊の周波数を有する
出力信号が発生する。

ＰＬＬ回路がロック状態になると、第２制御端子（２０
）に’ＨＪの制御信号が印加され、第３アンドゲート（
２３）が開、第４アンドゲート（２４）が閉の状態にな
る。その状態で第１制御端子（１９）にｒＨ，の制御信
号が印加されれば、カウンタ（１４）がｎｌ　（ｎｌ　
＜　ｎ、＜　ｎｔ　）の計数を行なったとき、第３判別
回路（１７）から出力信号が発生し、該出力信号が第２
アンドゲート（２２〉、第２オアゲート（２６）、第３
アンドゲート（２３）及び第３オアゲート（２７）を介
してカウンタ（１４）にリセット信号として印加される
。その結果、第３オアゲート（２７〉の出力端に、ｆ＋
／ｎｓの周波数を有する出力信号が発生する。一方、第
１制御端子（１９）に「Ｌ」の出力信号が印加されれば
、第２アンドゲート（２２）が閉になり、カウンタ（１
４）がｎ４（ｎｌ＜ｎ４＜ｎｌ）の計数を行なったとき
、第４判別回路（１８）から出力信号が発生し、第２オ
アゲート（２６）、第３アンドゲート（２３）及び第３
オアゲート（２７）を介してカランタフ１４）にリセッ
ト信号として印加される。その結果、第３オアゲート（
２７〉の出力端にｆ、／ｎｔの周波数を有する出力信号
が発生する。

次にＰＬＬ動作について、第４図及び第５図の特性図を
参照しながら説明する。入力信号（第４図（イ））に対
し、固定分周回路（８）の第２出力信号（第４図（ロ）
）の移相が９０度以上進んでいる場合、第１乗算回路（
９）の出力信号は第４図（ハ）の如くなり、比較回路（
１０）の基準電圧を第４図（ハ）の−点鎖線（Ｖｒｅｆ
）の如く設定すれば、前記比較回路（１０）の出力信号
は第４図（ニ）の如くなる。前記第４図（ニ）の信号を
Ｄ−ＦＦ（１１）のＤ入力端子に印加するとともに、固
定分周回路（８）の第１出力信号（第４図（＊））をＤ
−ＦＦ（１１）のクロック入力端子に印加すれば、Ｄ−
ＦＦ（１１）の出力信号は第４図（へ）の如＜’ＬＪに
なる。従って、可変分周回路（７）はＤ−ＦＦ（１１）
からの制御信号ｒ　Ｌ　、により制御され、第２図で説
明した如く、前記可変分周回路（７）の分周比はｎ、と
なる。

一方、入力信号（第５図（イ））に対し、固定分周回路
（８）の第２出力信号（第５図（ロ））の位相が９０度
よりも遅れている場合は、第１乗算回路（９）の出力信
号は第５図（ハ）の如くなり、比較回路（１０〉の基準
電圧を一点鎖線（Ｖｒｅｆ）の如く設定すれば、前記比
較回路（１０）の出力信号は第５図（ニ）の如くなる。

前記第５図（ニ）の信号をＤ−ＦＦ（１１）のＤ入力端
子に印加するとともに、固定分周回路（８）の第１出力
信号（第５図（＊））をＤ−ＦＦ（１１）のクロック入
力端子に印加すれば、Ｄ−ＦＦ（１１）の出力信号は第
５図（へ）の如く「Ｈ」になる。

従って、可変分周回路（７）はＤ−ＦＦ（１１）からの
制御信号ｒ　Ｈ、により制御され、前記可変分周回路（
７）の分周比はｎ、となる。

上述の如く、入力信号に対し、固定分周回路（８）の第
２出力信号の位相が９０度以上進んだ場合は、Ｄ−ＦＦ
（１１）の出力制御信号ｒ　Ｌ　、に応じて可変分周回
路（７）の分周比がｎ、となり、可変分周回路（７）の
出力信号が徐々に遅れ、それに応じて固定分周回路（８
）の第１及び第２出力信号の位相が遅れる。その結果、
入力信号と固定分周回路（８〉の第２出力信号とは、９
０度位相差を持って同期する様になり、前記入力信号と
固定分周回路（８）の第１出力信号との位相が等しくな
る。また、入力信号に対し固定分周回路（８）の第２出
力信号の位相が９０度以上遅れた場合は、Ｄ−ＦＦ（１
１）の出力制御信号ｒ　Ｈ、に応じて可変分周回路（７
）の分周比がｎ、となり、可変分周回路（７）の出力信
号が徐々に進み、それに応じて固定分周回路（８）の第
１及び第２出力信号の位相が進む。その結果、入力信号
と固定分周回路（８）の第１出力信号との位相が等しく
なる。

ＰＬＬ回路がロックすると、入力信号の位相と固定分周
回路（８）の第１出力信号の位相が等しくなる。その為
、第２乗算回路（１２）において前記入力信号が同期検
波され、出力端子（２８）に前記入力信号の存在を示す
出力信号が発生する。前記出力信号は、ロック検出回路
（１３）で検出され、ロック信号として可変分周回路（
７）に印加される。その結果、可変分周回路（７）の状
態が切り換わり、該可変分周回路（７）が第３及び第４
判別回路（１７）及び（１８）に応じた分周比ｎ、及び
ｎ４で発振回路（６）の基準周波数信号を分周する様に
なる。

非ロツク状態における可変分周回路（７）の分周比ｎ、
及びｎ、と、ロック状態における可変分周回路（７）の
分周比ｎ、及びｎ４とは、ｎｌ＜ｎｌ＜ｎ４＜ｎｌの関
係に設定されている。その為、非ロツク時には、キャプ
チャレンジを広くしてＰＬＬ回路の引込時間の短縮を計
ることが出来る。また、ロック時には、キャプチャレン
ジを狭（１，、ＰＬＬ回路の安定度を高めることが出来
る。それ故、本発明に依れば、ロック時及び非ロツク時
ともに、特性的に優れたＰＬＬ回路を提供出来る。

尚、第１乗算回路（９）は、従来周知のダブルバランス
型乗算回路であり、正逆入力信号と固定分周回路（８）
から得られる正逆の第２出力信号を用いて、第４図（ハ
）及び第５図（ハ）の如き出力信号を発生きせるもので
ある。

（ト）発明の効果 以上述べた如く、本発明に依れば、ローパスフィルタを
用いる必要の無いＰＬＬ回路を提供出来る。その為、Ｉ
Ｃ化に際して、外付部品数や外付ビン数の削減を計るこ
とが出来る。また、本発明に依れば’、Ｄ−ＦＦを用い
、そのクロック入力端子に、固定分周回路の第１出力信
号を印加しているので、位相比較動作と等しい周期で可
変分周回路を制御することが出来、ＰＬＬ回路の精度を
向上させることが出来る。更に本発明に依れば、ロック
状態を検出して可変分周回路の分周比を変更しているの
で、引込速度を早めることが出来るとともに、ロック時
の安定度を確保することが出来る。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図はそ
の可変分周回路の具体例を示す回路図、第３図は従来の
ＰＬＬ回路を示す回路図、第４図（イ）乃至（へ）及び
第５図（イ）乃至（へ）は、本発明の説明に供する為の
特性図である。 （７）・・・可変分周回路、　（８）・・・固定分周回
路、（９）・・・第１乗算回路、　（１０）・・・比較
回路、　（１１）・・・Ｄ−ＦＦ、　（１５）、　（１
６）、　（１７）、　（１８）・・・判別回路。 第１図 １゛４ 一〇 第３図 第４図　　　　　　第５図

Claims (1)

【特許請求の範囲】
1. （１）入力信号が印加される入力端子と、基準周波数信
   号を可変分周し、第１出力信号及び該第１出力信号から
   ９０度位相された第２出力信号を発生する分周回路と、
   前記入力信号と前記第２出力信号を乗算する乗算回路と
   、該乗算回路の出力信号と基準電圧とを比較する比較回
   路と、Ｄ入力端子に前記比較回路の出力信号が、クロッ
   ク入力端子に前記第１出力信号がそれぞれ印加されるＤ
   −ＦＦと、ロック状態を検出するロック検出回路とを備
   え、前記Ｄ−ＦＦの出力信号により可変分周回路の分周
   比を変化させるとともに、前記ロック検出回路の出力信
   号により、前記可変分周回路のキャプチャレンジを変化
   させる様にしたことを特徴とするＰＬＬ回路。