JPH01133423A - 再分配形ａ／ｄ変換器とアナログ信号をディジタル信号に変換する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は一般的にＡ／Ｄ変換器、更に具体的に云えば
、両極性信号を１個の単極性基準を用いて変換する電荷
再分配形Ａ／Ｄ変換器に関する。

来の技術及び問題点 従来、アナログ・ディジタル及びディジタル・アナログ
変換器は、キャパシタの周期的な充電及び放電に基づく
単純な解決策を利用していた。これはシャノン・ラック
形復号器と呼ばれることがある。こういう形式の復号器
は定電流源を用い、それを利用して、スイッチを介して
キャパシタを充電する。ディジタル・アナログ変換では
、多数の切換えサイクルの後、キャパシタの出力がアナ
ログ値を表わす。復号器の動作を２進入力と同期させる
為にクロックが必要である。キャパシタの電圧が各々の
半周期に放電によって半分になる様に保証する為、キャ
パシタが充電及び放電される各々の期間の間、加重係数
を用いる。タイミングや、精度が高くてドリフトの小さ
い部品を必要とすること、並びに直列ディジタル入力と
いう様な実際的な問題がある為、この様な変換器が広（
用いられることは無かった。

シャノン・ラック形復号器に使われる電荷加重の考えを
モノリシックで集積する様に合わせた現代版が、電荷再
分配形復号器の考えである。この復号器では、精度の高
いキャパシタ（例えば、ＭＯＳキャパシタ）に於ける損
失を最小限にして、中間結果をダイナミックに記憶し、
ＭＯ８ＦＥＴスイッチにより、１つのキャパシタから別
のキャパシタへ移す。広く用いられている電荷再分配形
変換器の１つの方式が、順次遁似に基づいている。

この方式は、主に２進法の重みの値を持つキャパシタを
利用し、全てのキャパシタの上側極板を比較器の一方の
入力に接続し、下側極板を種々の電圧の間で切換える。

種々のスイッチの方向が、補助論理回路を通じて、比較
器によって制御される。

変換過程は実質的に３つの工程、即ち標本化工程、保持
工程及び再分配工程に分けて行なわれる。

標本化工程では、キャパシタの上側極板を普通はアース
又は成る適当なサンプル基準電圧に接続し、下側極板を
入力電圧に接、続する。この結果、下側極板には、入力
電圧に比例する電圧が記憶される。

保持工程では、上側極板を電気的に隔離し、下側極板を
普通はアース又は成る適当な保持基準電圧に接続する。

上側極板の電荷が保存されるから、その電位が入力電圧
に負の符号を付、したものになる。変換又は「再分配」
工程では、上側極板の電圧が予定の電圧に達するまで、
各々のキャパシタの下側極板を再分配基準電圧又はアー
スに逐次的に接続することにより、各々の個別のピット
を試験する。この予定の電圧に達する時が、普通は比較
器の引外し点である。

正及び負の信号を標本化する時、電荷再分配形変換器の
１つの欠点が起こる。典型的には、保持又はリセット工
程の間、キャパシタの全ての下側極板が、アースの様な
予定の保持基準電圧に定められる。この結果、上側極板
が比較器の引外し点の上又は下に引張られる。例えば、
保持基準電圧がゼロ・ボルト又はアースに等しく、再分
配工程の間、下側極板を切換える為に１個の単極性再分
配基準ｖＲしか利用できない場合、上側極板はＶＲに向
かうて正にしか引張ることができず、正の入力信号しか
変換することができない。これは、保持又はリセット工
程の間、上側極板が一方又は他方にプリセットされる様
な２つのレベル（即ち、単極性基準とアース）しか利用
しない凡ゆるアレイについて云えることである。負の電
圧を標本化し、保持工程で上側極板に正の電圧が生ずる
時に問題が起こる。この為、再分配の間、負の再分配基
準電圧が必要になる。従って、両極性入力信号を標本化
する時、両極性基準電圧が必要になる。

この欠点は、アレイの半分をｖＲ又はゼロに設定し、ア
レイの残り半分を２つのレベルの内の他方に設定するこ
とにより、是正することができる。

然し、この方式の１、つの欠点、は、最上位ピット（Ｍ
ＳＢ）に関連するキャパシタがアレイの静電容量の半分
に等しいことである。ゼロの前後のアナログ値に対して
、このピットの試験が行なわれる。このキャパシタがア
レイの合計の静電容量の半分に正確に等しくないと、可
成りの差分の非直線性が起こることがある。これは、３
ピット程度のＡ／Ｄ変換器にとっては問題でないが、１
０ビツト又はそれ以上のＡ／Ｄ変換器にとっては問題に
なり得る。一般的に、Ｎビット・アレイのＭＳＢキャパ
シタは、差分の非直線性を避ける為に、合計の静電容量
の半分に対して１／２Ｎ以内で等しくなければならない
。この変換誤差が起こるのは、ゼロ信号の時に大きなビ
ットの変化が起こるからである。従って、Ａ／Ｄ変換器
に対し、アース及び単極性基準を用い、主要なビット変
化がゼロ信号レベルで起こることを必要とせずに、キャ
パシタ・アレイ内の電荷を再分配することができる様に
する必要が存在する。この時、ＭＳＢキャパシタの規模
によって生ずる誤差が、大きい方の入力信号で起こり、
従ってその信号の小さな端数になる。

間　、を　決するための　　　び この発明は、アレイを標本化し、その後アレイに対して
再分配する為に、標本化された入力アナログ電圧を受取
る、２進法の重みを持つキャパシタのキャパシタ・アレ
イを提供する。アレイ内゛メキャパシタは共通の上側極
板と個別の下側極板とを持つている。サンプル・モード
では、キャパシタの下側極板は、入力アナログ信号に比
例する電圧がアレイ内の夫々のキャパシタで標本化され
る様に接続される。保持モードでは、キャパシタの下側
極板が、アースと単極性基準の間にある保持基１１！電
圧に接続され、各々のキャパシタの電圧が相等しく、サ
ンプルの入力アナログ電圧に比例する様にする。その後
、再分配モードで、選ばれたキャパシタの下側極板を予
定の順次近似方式に従って、単極性基準電圧、予定の保
持基準電圧又はアースの何れかに接続することにより、
キャパシタに対して電荷を再分配し、キャパシタの上側
極板の電圧が、再分配の後、予定の基準電圧に等しくな
る様にする。

この発明の別の実施例では、キャパシタ・アレイ内の合
計の静電容量の半分だけで、入力電圧を標本化する。こ
の結果、再分配の間の電圧レベルは、入力信号の最初の
サンプル電圧レベルの半分である。一実施例では、キャ
パシタ・アレイ内の最上位ビットを表わすキャパシタが
別個の電圧基準に接続され、残りのキャパシタの下側極
板は標本化された入力アナログ信号に接続される。最上
位ビットのキャパシタが７レイ内の静電容量の半分を表
わす。

この発明の更に別の実施例では、アレイに於ける電荷の
再分配が、入力アナログ信号の符号を決定する回路と、
入力信号の正又は負の符号を表わす様に発生された符号
ビットとを利用する。この時、アレイ内のキャパシタの
下側極板は、正の入力アナログ信号に対しては、単極性
基準と保持基準電圧の間で切換えられ、負の入力アナロ
グ信号に対しては保持基準電圧とアースの間で切換えら
れる。

この発明の更に別の実施例では、保持基準電圧が単極性
基準電圧の半分の電圧である。キャパシタの上側極板の
電圧を保持基準電圧と比較して、キャパシタの上側極板
の電圧が保持基準電圧より高いか低いかを決定する比較
器を設ける。比較器の出力が順次近似制御回路に入力さ
れ、再分配の間のキャパシタの下側極板の電圧の向きを
決定する。

この発明並びにその利点が更によく理解される様に、次
に図面について説明する。

友−皇−１ 第１図には、この発明を用いたシングルエンプツト形電
荷再分配形アナログ・ディジタル（Ａ／Ｄ変換器）の回
路図が示されている。第１図のＡ／Ｄ変換器は比較器１
０を持ち、その負の入力が基準電圧■ｃに接続され、そ
の正の入力が２進法の重みを持つキャパシタのキャパシ
タ・アレイに接続される。例として、３ビツトＡ／Ｄ変
換器を説明する。キャパシタは２進法の重みの値Ｃ０Ｃ
／２・・・、Ｃ／２　　　を持っている。Ｃ／２の値を
持つ２つのキャパシタがあり、従って（ｎ＋１）個のキ
ャパシタの合計の静電容量が２Ｃである。図示の３ビツ
トの例では、キャバシタはＣ，Ｃ／２．０／４及びＣ／
４の値を持つ。

アレイ内の各々のキャパシタの上側極板が共通の上側極
板１２に接続され、各々のキャパシタＣ１Ｃ／２．Ｃ／
４及びＣ／４の下側極板が夫々スイッチ１４，１６，１
８．２０に接続される。上側極板１２を電圧に選択的に
接続するスイッチ１３を設ける。キャパシタＣに接続さ
れたスイッチ１４は３つの入力を受取る様に作用し得る
。他のスイッチ１６乃至２０は２つの入力を受取る様に
作用し得る。スイッチ１４に対する１つの入力及びスイ
ッチ１６乃至２０に対する１つの入力が、下側基準線２
２に接続され、この線が基準電圧ｖＲ／２に接続されて
いる。同様に、スイッチ１４の１つのへカ及びスイッチ
１６乃至２０の別の入力が線２４に接続される。線２４
はスイッチ２５の出力に接続される。スイッチ２５はサ
ンプル入力電圧ｖ　　　基準電圧■Ｒ及びアースの間で
ＩＮ’ 切換ねる様に作用し得る。スイッチ１４の残りの入力が
基準電圧■８に接続される。単極性基準ＶＲとアースし
か用いないことに注意されたい。

比較器１ｏの出力が順次近似制御回路２６の入力に接続
される。この回路の出力が、全てのスイッチ１３乃至２
０及び２５の状態を制御する様に作用し得るスイッチ制
御信号となる。順次近似制御回路２６は、比較器１０の
出力状態を感知する様に作用し得る。例えば、キャパシ
タ・アレイの上側極板１２の電圧がＶｃより高ければ、
比較器１０の出力は論理“１”である。逆に、キャパシ
タ・アレイの上側極板１２の電圧がＶｃより低ければ、
比較！１１０の出力は論理“０”である。再分配モード
では、キャパシタ・アレイに対する上側極板１２の電圧
の関係を比較器１０の出力で感知して、試験中のビット
が論理“１”であるが論理゛０”であるかを判定する。

スイッチ１３乃至２０及び２５は典型的にはＭＯＳスイ
ッチを利用する。再分配形Ａ／Ｄ変換器及び順次近似Ｉ
ＩＩ御回路２６の全般的な動作が、米国特許用４．３９
９゜４２６号に記載されている。

符号ビット試験回路２７が増幅器１ｏの出力に接続され
て、入力信号の符号を決定する。それがら符号ビットが
出力されるが、これは正の信号に対しては論理“０″で
あり、負の信号に対しては論理“１”である。符号ピッ
トがスイッチ２５を制御して、論理“０″の符号ピット
に対しては、ｖＲしか選択することができない様にし、
論理“１”の符号ピットに対してはアースを選択するこ
とができる様にする。図面に示してないが、符号ビット
試験回路２７は、ＶＲ又はアースを出力として選択する
２位置スイッチを用いて実現することができる。入力信
号の符号が決定された時、この２位置スイッチがラッチ
される。その後、スイッチ２５は、サンプル・モードの
間”ＩＮを選択し、再分配モードの間は２位置スイッチ
の出力を選択する様にＩＩＪＩＩｌされるが、これは後
で更に詳しく説明する。

第２図←は第１図のキャパシタ・アレイの部分的な回路
図が示されて゛おり、スイッチ１３乃至２臂 ０及び２５は、Ａ／Ｄ変換器をサンプル・モードにする
状態である。前と同様な部分には同じ参照数字を用いて
いる。スイッチ１３が上側極板１２をアースに接続する
様に接続されている。上側極板１２の電圧をｖｘと呼ぶ
ことにする。サンプル・モードでは、これがアースに等
しい。キャパシタＣの下側極板にはスイッチ１４によっ
て基準電圧ＶＲが印加され、スイッチ１６乃至２０は線
２４に接続されている。スイッチ２５が標本化電圧ｖＩ
Ｎを極板２４に印加する様に接続されている。

従って、ｖＩＮがキャパシタＣ／２．Ｃ／４及びＣ／４
に印加され、電圧ＶＲがキャパシタＣに印加される。こ
うして保持モードでは、入力電圧■■Ｎが実効的にその
半分の値に減衰させられる。

第３図には第１図のＡ／Ｄ変換器の保持モードの回路図
が示されている。このモードでは、上側極板１２が、ス
イッチ１３を開くことによって、サンプル基準電圧ＶＣ
から切離され、キャパシタの下側極板が６２２に接続さ
れて、適当な状態のスイッチ１４乃至２０により、電圧
ｖＲ／２が印加される。電荷が保存されるから、上側極
板１２の電圧は、ｖＲ／２及びｖＩＮの間の差の半分と
、■Ｒ／２及び■Ｒｆ）＠の差の半分だけ増加する。

電圧ｖｘは次の様になる。

ｖｘ−ｖｃ−１／２ＶＩＮ 入力信号の大きさの半分だけが上側極板１２に現れるこ
とに注意されたい。これはアレイの半分だけで標本化さ
れるからである。上側極板１２は緒々＋／−ＶＲ／２だ
け変化し得る。入力信号がその半分の値に減衰しない場
合、入力信号は＋／　　ＶＲ／２の範囲に制限される。

例えば、電圧ＶＲが５ボルトの比較器で５ボルトに等し
い場合、正の電圧は０から＋２．５ボルトまで変化する
ことができ、負の電圧はＯから−２，５ボルトまで変化
し得る。然し、入力信号を第１図乃至第３図に示す様に
減衰させると、これによって正及び負の両方の入力電圧
に対し、５ボルトの一杯の変化がとれる。

保持モードでは、符号ビットを試験することが必要であ
る。これが符号ビット試験回路２７の論理回路によって
行なわれる。信号が正であって、■ＩＮが０より大きい
場合、再分配モードでは、上側極板１２の電圧が増加す
る様に電荷を分配することが必要になり、基準電圧ＶＣ
に近づく。これは、キャパシタの下側極板をｖＲ／２及
びｖＲの間で切換えることによって行なわれる。然し、
電圧■ＩＮがＯより小さい場合、再分配モードに於ける
キャパシタの下側極板の切換えは、Ｖ　Ｒ／２及び０の
間で行なわれる。前に述べた様に、符号ビット試験回路
２７からの符号ビット出力が、スイッチ２５がＶ　　か
らＶＲへ切換わるか、Ｎ ■ＩＮからアースへ切換わるかを決定する。

第４図には、Ａ／Ｄ変換器の部分的な回路図が示されて
おり、ＭＳＢを試験する様なスイッチの状態にしたキャ
パシタ・アレイが示されている。

これが再分配モードの最初の工程である。キャパシタＣ
の下側極板に関連するスイッチ１４が、線２４に接続さ
れ、スイッチ２５とインターフェース接続することがで
きる様になる。スイッチ２５は、符号ビットに応じて、
基準電圧ＶＲ又はアースに接続される。標本化された入
力電圧が０より大きい場合、スイッチ２５がｖＲに接続
され、ｖＲがキャパシタＣの下側極板に接続される。こ
れが、キャパシタ・アレイの上側極板１２の電圧を１／
４ＶＲの値だけ高め、この結果法の式で示す様になる。

Ｖ　　−Ｖ　　−１／２Ｖ、Ｎ＋１／４ＶＲＣ ■　の値がＶｃより小さい場合、ＭＳＢは論理“１″に
等しい。然し、ｖｘがＶＣより大きい場合、ＭＳＢは論
理“０”に等しい。論理“１″の場合、スイッチ１４が
線２４に接続され、ＶＲがキャパシタＣの下側極板に加
えられ、ｖｘがＶｃより大きい場合、スイッチ１４がｖ
Ｒ／２のところにおかれる。

符号ビットが負の値を示す場合、スイッチ２５はアース
の位置におかれる。これによってキャパシタの上側極板
１２の電圧は１／４ＶＲの値だけ下がり、次の式で示す
様になる。

Ｖ　　−Ｖ　　−１／２ＶＩＮ−１／４ＶＲＣ ＶｘがＶＣより小さい場合、ＭＳＢが論理“１″であり
、ＶｘがＶｃより大きい場合、ＭＳＢが論理“０”であ
る。論理“１″により、スイッチ１４が線２４に接続さ
れて、キャパシタＣの下側極板の電圧をＯに保ち、論理
“Ｏ″により、スイッチ１４が［１２２の■Ｒ／２の電
圧の位置になる。

キャパシタＣに関連するＭＳＢを試験した後、次のＭＳ
Ｂを試験し、こうして全てのスイッチ１４乃至２０が順
次近似制御回路２６によって首尾良く試験され、キャパ
シタの下側極板に適当な電圧が加わる様にする。この切
換えがアレイ内のキャパシタの上側極板１２の電圧を＋
／−ＶＲ／２の値だけ変えることに注意されたい。従っ
て、入力信号は−ＶＲから＋■Ｒまでの範囲である。更
に、両極性入力信号に対しては、標本化される入力信号
の０の値は、ディジタル・ワードのＭＳＢを表わす一層
大きなキャパシタＣの切換えではなく、アレイ内のＣ／
４キヤパシタの切換えを必要とする。−層大きなキャパ
シタＣを切換えるのは、入力信号が■Ｒ／２より大きい
か、又は−ｖＲ／２より小さい時であり、この為、関連
する差分の非直線性はずっと少なくなる。

第５図にはＶ　Ｒ／　２の電圧を取出す１つの装置のブ
ロック図が示されている。この装置はフォトウーイ形変
換器を利用する。これは２つのディジタル・アナログ／
Ｄ／Ａ変換器、１個の抵抗ストリング及び１つのキャパ
シタ・アレイを用いる。

これはＩ　Ｅ　Ｅ　Ｅ　　Ｊ　、　ｏ、ｒ　５ｏｌｉｄ
　５ｔａｔｅ　Ｃｌｒｃｕｉｔｓ誌、第１４巻第６号（
１９７９年１２月号）、第９２０頁乃至第９２５頁所載
の８．フォトウーイ及びり、ホラジスの論文ｒＭＯ８／
ＬＳ　Ｉに於番する高分解能Ａ／Ｄ変換Ｊに記載されて
いる。この変換器は２Ｍ個のタップを持つ抵抗ストリン
グ２８を利用し、抵抗ストリング２８の全体に亘って隣
り合ったタップの間の抵抗値が等しくなる様になってい
る。これらのタップがマルチプレクサ３０に対する入力
となり、このマルチプレクサは、アースからｖＲまでの
任意の隣り合った２つのタップを選択する様に作用し得
る。この内の一方のタップは自動的に■Ｒ／２の値を選
択して、キャパシタ・アレイのａ２２に入力する。マル
チプレクサ３０が隣り合った２つのタップ電圧を２本の
線３２に出力し、符号マルチプレクサ３４に入力する。

符号マルチプレクサ３４が符号ピットを受取り、線３２
の２つのタップ電圧の位置を逆転して、２本の線３６に
出力する様に作用し得る。２本の１１３６は、参照数字
３８で示したキャパシタ・アレイに対し、電圧ＶＲ及び
アースの代わりにスイッチ２５に印加する為の入力を持
っている。

動作について説明すると、抵抗ストリング２８からのタ
ップ電圧を選択するマルチプレクサ３０が、ＭＳＢによ
ってＩＩＪＩＩＩされる。比較器１０の出力が論理状態
を変えるまで、タップが相次いで選択される。これが再
分配工程の間に行なわれる。

Ｍ個のＭＳＢと（Ｎ−Ｍ）個のＬＳＢがある場合、Ｍ個
のＭＳＢがマルチプレクサ３０に入力され、ＬＳＢがキ
ャパシタ・アレイ３８に入力され、ＬＳＢを決定する為
にだけキャパシタ・アレイが利用される。−旦ＭＳＢが
選択されて、キャパシタ・アレイ３８の上側極板の電圧
Ｖｘを、キャパシタの下側極板を切換えることによって
ｌ１ｌｓすることができる範囲に下げたら、キャパシタ
の下側極板を線３６の２つの電圧の間で切換え、電荷を
再分配することにより、ＬＳＢを決定する。

第６図には両極性信号を受取る完全差分形キャパシター
アレイを利用するこの発明の別の実施例が示されている
。この形式のアレイが１９８７年８月１１日に出願され
た係属中の米国特許出願通し番号票０８４．２７６号に
詳しく記載されている。キャパシタ・アレイは正の７レ
イ及び負のアレイで構成され、各々のアレイは２進法の
重みを持つキャパシタを有する。例として云うと、第６
図の差分形Ａ／Ｄ変換器は、キャパシタＣ，Ｃ／２、Ｃ
／４及びＣ／゛４を持つ３ピツト・アレイである。正の
アレイの上側極板が共通の上側極板４０に接続されて、
差動増幅器４２の正の入力に接続される。負のアレイの
キャパシタは共通の上側極板４４を用い、これが差動増
幅器４２の負の入力に入る。増幅器４２の正及び負の入
力が、サンプル・モードの間、スイッチ４６を介してｖ
ｃに接続される。

正のアレイにあるキャパシタＣ，Ｃ／２．、　Ｃ，／４
及びＣ／４の各々の下側極板が、夫々スイッチ４８．５
０．５２．５６に接続される。スイッチ４８乃至５６は
第１図のスイッチ１４乃至２０とｒｒ４＄！テアル。ス
イッチ４８は、ｖＲ１ｖＲ／２に接続されたｌ１１５８
、又は１１６０の何れかに接続される様に作用し得る。

線６０がスイッチ６２を介して、標本化した入力電圧の
正の側ＶＩ　Ｎ＋’Ｖ、Ｒ又はアースの何れかに接続さ
れる。スイッチ５０乃至５６が縮５８又は１Ｌ６０の何
れかに接続される。

負のアレイのキャパシタＣ，Ｃ／２．Ｃ／４及びＣ／４
の下側極板が夫々スイッチ６４．６８゜６８．７０に接
続される。スイッチ６４乃至７０は正のアレイのスイッ
チ４８乃至５６と同様である。スイッチ６４が、キャパ
シタＣの下側極板を基準電圧Ｖ　Ｒ、Ｖ　Ｒ／　２に接
続された線７２、又は線７４の何れかに接続する様に作
用し得る。線７４は、スイッチ７６を介して、標本化し
た入力電圧の負の側Ｖ　　　、■　又はアースの何れか
ＩＮ−Ｒ に接続する様に作用し得る。２ｉＩ算増幅器４２の出力
が順次近似論理回路（′図面に示してない）に接続され
るが、この回路はスイッチの形式を決定する様に作用し
得る。

第７図には、第６図の差分Ａ／Ｄ変換器の簡略回路図が
示されており、正及び負のアレイにあるキャパシタと増
幅器４２を示している。キャパシタの下側極板は保持モ
ードにある場合を示す。第６図に示すスイッチがサンプ
ル・モードで示されており、■ＩＮが正のアレイのキャ
パシタＣ／２゜Ｃ／４及びＣ／４の下側極板に加えられ
、■　　　が負のアレイのキャパシタＣ／２．Ｃ／Ｎ− ４及びＣ／４の下側極板にかけられる。ＭＳＢキャパシ
タＣの下側極板に基準電圧■Ｒが加えられる。保持モー
ドでは、正のアレイにあるキャパシタの上側極板４ｏに
電圧ｖＸ＋がかけられ、負のアレイにあるキャパシタの
上側極板に電圧ｖｘ−がかけられ、次の式の様になる。

■×＋−Ｖｃ−１／２ＶＩＮ＋ ＶＸ−＝■ｃ−１／２■■Ｎ− 保持モードでは符号ビットを試験して、入力端子■　　
　及び■　　　に正又は負の両極性信号ＩＮ＋ＩＮ− が加わっているかどうかを判定する。正の信号の場合、
負のアレイにあるキャパシタの下側極板がＶＲ／２とア
ースの間で切換えられ、正のアレイにあるキャパシタの
下側極板がＶＲ／２とＶＲの間で切換えられる。負の信
号の場合、正のアレイにあるキャパシタの下側極板がア
ースとｖＲ／２の間で切換えられ、負のアレイにあるキ
ャパシタの下側極板がＶ　Ｒ／　２とｖＲの間で切換え
られる。

ＭＳＢを試験する時の正の信号の場合、Ｖｘ＋及びｖＸ
−の電圧は次の様になる。

■×＋＝ｖｃ−１／２ｖＩＮ＋＋１／４ｖＲＶ　　　＝
Ｖ　　−１／２ＶＩＮ　−１／４ＶＲ−Ｃ ＭＳＢを試験する時、増幅器４２の出力の電圧を測定し
、差電圧が０より小さいかどうかを判断する。Ｏより小
さければ、ＭＳＢは“１″に等しい。然し、差電圧が０
より大きければ、ＭＳＢは０に等しい。差電圧は一■　
と＋ＶＲの範囲内になければならない。正の信号、に対
するＭＳＢ試験のスイッチの状態が第８図に示されてお
り、負の信号に対するＭＳＢ試験の時のスイッチの状態
が第９図に示されている。

第１０図にはフオトウーイ形の抵抗−キャパシタ・ハイ
ブリッド形変換器を利用した完全差分Ａ／Ｄ変換器が示
されている。この場合、キャパシタ・アレイに対する基
準入力として使われる様な、抵抗ストリングのタップを
ＭＳＢが選択する。抵抗ストリング７８がＶＲとアース
の間に接続され、電圧■Ｒ／２に対するタップが設けら
れている。

更に、その間の抵抗値を同じにして、複数個のタップ出
力が設けられている。これによって、電圧の有限の増分
が得られる。これらのタップが抵抗マルチプレクサ８０
に入力され、何れも隣り合った２つのタップを表わす２
組の電圧を選択して出力する。隣接する２つの高電圧タ
ップ ｖＨ＋、ｖＬ＋と隣接する２つの低電圧タップ■　　、
■　　がある。一般的に、マルチブレクＬ−Ｈ− サ８０は最初に抵抗ストリング７８の１番上の２つのタ
ップ及び抵抗ストリング７８の１番下の２つのタップを
出力し、その後タップを互いに接近する向きに移して、
差電圧が減少する様に作用し得る。

マルチプレクサ８０の出力が、符号ビットを受取る符号
マルチプレクサ８２に入力ぎれる。符号マルチプレクサ
８２が２つの高電圧タップＶ　ｃ）　＋。

■　　と２つの低電圧タップｖｏ−９ｖ１−を出１十 力する。２つの正のタップが、再分配モードで、スイッ
チ６２（図面に示してない）を介して正のアレイにある
キャパシタの下側極板に入力され、スイッチ４８．５６
が２つのタップを選ぶ。２つの正の電圧Ｖ　　及びＶ　
　は、電圧ｖＲ及びア１　＋　　　　　０十 一スに対応し、これらがスイッチ６２に入力される。同
様に、符号マルチプレクサ８２の２つの出力タップ■ｏ
−及びｖｌ−がスイッチ７６（図面に示してない）を介
してスイッチ６４乃至７０に入力され、負のアレイにあ
るキャパシタの下側極板に接続される。ＬＳＢに対する
順次近似回路が、再分配動作によってＬＳＢを決定する
ことができる様に、ＭＳＢが決定された侵に、キャパシ
タの電荷を再分配する様に作用し得る。

符号が正である時、符号マルチプレクサは次の様な接続
をする。

ｖｌ−′″ｖＨ＋ ■ｏ＋−ｖＬ＋ Ｖ　ｏ　−−Ｖ　Ｌ　− ｖｌ−″Ｖ　Ｈ− 負の信号の時は、次の様な関係になる。

ｖｌ　−Ｖ、。

ｖＯ＋″″ｖＨ− ■０−″″ｖＨ＋ ｖｌ−″ｖし＋ 要約すれば、両極性入力信号を、単極性基準電圧を用い
てディジタル値に変換する様に作用し得るＡ／Ｄ変換器
を提供した。保持モードの間、キャパシタの下側極板が
、基準電圧とアースの間の中国の電圧にリセットされる
。小さい正及び負の信号に対しては、ＬＳＢキャパシタ
が切換えられる。ＭＳＢキャパシタは、大きい負及び正
の値に対してだけ切換えられる。この為、小さい入力信
号レベルで、ＭＳＢキャパシタのビット変化が起こるこ
とは無い。更に、入力電圧の範囲を広げる為に、入力電
圧はアレイの半分でだけ標本化される。再分配モードの
間、キャパシタの下側極板が基準電圧の中点と、基準電
圧又はアースの間で切換えられる。

好ましい実施例を詳しく説明したが、特許請求の範囲に
よって定められたこの発明の範囲内で、種々の変更を加
えることができることは云うまでもない。

以上の説明に関連して更に下記の項を開示する。

（１）　　各々のキャパシタが下側及び上側極板を持ち
、各々のキャパシタの上側極板が共通である様な２進法
の重みを持つキャパシタのキャパシタ・アレイと、入力
アナログ電圧に比例する電荷がキャパシタに記憶される
様に、前記キャパシタ・アレイに対する入力アナログ電
圧を標本化するサンプル手段と、該サンプル手段による
標本化の後の予定の保持時間の間、前記キャパシタの下
側極板を、アースと単極性基準電圧の間の予定の保持基
準電圧に接続して、各々のキャパシタの上側極板の電圧
が相等しく、前記保持基準電圧からずれる様にする保持
手段と、該保持手段によって前記キャパシタの上側極板
の電圧がずらされた後、予定の順次近似方式に従って、
選ばれたキャパシタの下側極板を前記単極性基準電圧、
前記予定の保持基準電圧又はアースに接続することによ
り、前記キャパシタ・アレイ内の電荷を再分配させて、
全てのキャパシタの下側極板が選択的に接続された後に
、前記キャパシタの上側極板の電圧が前記予定の保持基
準電圧に等しくなる様にする再分配手段とを有する再分
配形Ａ／Ｄ変換器。

（２）　　（１３項に記載した再分配形Ａ／Ｄ変換器に
於いて、前記サンプル手段が複数個のスイッチで構成さ
れ、各々のスイッチが１つのキャパシタの下側極板に付
設されていて、前記サンプル手段による標本化の同作用
し得る様になっており、前記キャパシタ・アレイ内の最
も大きいキャパシタに関連する１つのスイッチは、その
下側極板を予定の基準電圧に接続する様に作用すること
ができ、前記アレイ内の残りのキャパシタに関連する残
りのスイッチは、該キャパシタの出力を入力アナログ電
圧に接続する様に作用し得る様になっていて、入力電圧
が１／２に減衰する様にし、前記サンプル手段は、該サ
ンプル手段による標本化の間、前記キャパシタの上側極
板を予定の保持基準電圧に選択的に接続する様に作用し
得る再分配形Ａ／Ｄ変換器。

（３）　　（１）項に記載した再分配形Ａ／Ｄ変換器に
於いて、前記保持手段が複数個のスイッチで構成され、
各々のスイッチが各々のキャパシタの下側極板に付設さ
れていて、該キャパシタの下側極板を前記保持手段の動
作中、前記保持基準電圧に選択的に接続する再分配形Ａ
／Ｄ変換器。

（４）　　（３）項に記載した再分配形Ａ／Ｄ変ｙＪ！
器に於いて、前記保持基準電圧が単極性基準電圧の半分
である再分配形Ａ／Ｄ変換器。

（５）　　（１）項に記載した再分配形Ａ／Ｄ変換器に
於いて、前記再分配手段が、入力アナログ信号の符号を
決定して、入力アナログ信号の符号を表わす符号ビット
を発生する符号手段と、前記キャパシタの下側極板に付
設されていて、何れも関連するキャパシタの下側極板を
、前記符号ビットが正の入力アナログ信号であることを
示す時は、前記単極性基準電圧又は保持基準電圧に、そ
して前記符号ピットが負の入力アナログ信号であること
を示す時はアース又は前記単極性基準電圧に接続する様
に作用し得る複数個の再分配スイッチと、前記キャパシ
タの上側極板の電圧を前記保持基準電圧と比較して、前
記キャパシタの上側極板の電圧が前記保持基準電圧より
高いか低いかを決定する比較器と、予定の順次近似方式
に従って、前記再分配スイッチの動作及びその向きを制
御する為に、前記複数個の再分配スイッチをｖ制御して
、上側極板の電圧が前記保持基準電圧と大体等しくなる
まで、前記キャパシタの電荷を再分配する順次近似回路
とで構成されている再分配形Ａ／Ｄ変換器。

（６）　　各々のキャパシタが上側極板及び下側極板を
持ち、各々のキャパシタの上側極板が共通である様な、
２進法の重みを有するキャパシタのキャパシタ・アレイ
と、単極性基準電圧と、該単極性基準電圧の半分に等し
い中点基準電圧と、アースＷｔｌ！電圧と、サンプル・
モードで、各々のキャパシタの共通の上側極板をアース
に接続すると共に、前記下側極板を標本化された入力ア
ナログ電圧にインターフェース接続して、前記アレイ内
のキャパシタに前記入力アナログ電圧に比例する電圧を
印加する第１のスイッチ手段と、前記アナログ入力電圧
を標本化して、アナログ入力電圧が正であるか負である
かを決定し、アナログ入力電圧が正であるか負であるか
を表わす第１及び第２の論理状態を持つ符号ビットを発
生する符号手段と、前記サンプル・モードに於ける標本
化の後の保持モードで、前記アレイ内のキャパシタの下
側極板を前記中点電圧に接続する様に作用し得る第２の
スイッチ手段と、前記保持モードに於ける前記第２のス
イッチ手段の動作の後の再分配モードで、前記符号ビッ
トが正のアナログ入力電圧であることを示すことに応答
して、各々のキャパシタの下側極板を前記基準電圧又は
前記中点基準電圧に接続する様に作用し得ると共に、前
記符号ビットが負の入力アナログ電圧であることを示し
たことに応答して、前記キャパシタの下側極板を前記中
点基準電圧又はアースに接続する様に作用し得る第３の
スイッチ手段と、前記キャパシタの共通の上側極板の電
圧を前記中点基準電圧と比較して、前記共通の上側極板
の電圧が前記中点基準電圧より大きいか小さいかを決定
して、それに対応する出力信号を出力する比較器と、予
定の順次近似方式に従って、前記再分配モードで前記第
３のスイッチ手段を制御して、前記共通の上側極板の電
圧が前記中点基準電圧と大体等しくなるまで、前記アレ
イ内で電荷を分配する順次近似手段とを有する再分配形
Ａ／Ｄ変換器。

（７）　　（６）項に記載した再分配形Ａ／Ｄ変換器に
於いて、前記第１のスイッチ手段が、前記サンプル・モ
ードで、最上位ピット・キャパシタの下側極板を前記基
準電圧に接続すると共に、残りのキャパシタの下側極板
をサンプル入力アナログ電圧に接続して、標本化される
入力アナログ信号が前記アレイ内の静電容量の半分でだ
け標本化される様に作用し得る再分配形Ａ／Ｄ変換器。

（８）　　（１）項に記載した再分配形Ａ／Ｄ変換器に
於いて、前記第１のスイッチ手段が、前記アレイ内の静
電容量の半分でだけ、標本化される入力アナログ信号を
標本化する様に作用し得る再分配形Ａ／Ｄ変換器。

（９）　　（６１項に記載した再分配形Ａ／Ｄ変換器に
於いて、前記第２のスイッチ手段が複数個のスイッチで
構成され、各々のスイッチが前記アレイ内の１つのキャ
パシタの下側極板に付設されていて、関連する１つのキ
ャパシタの下側極板に一端が接続されると共に、他端が
前記中点基準電圧に接続されている再分配形Ａ／Ｄ変換
器。

（１０）　　（６）項に記載した再分配形Ａ／Ｄ変換器
に於いて、前記第３のスイッチ手段が、前記基準電圧、
前記中点基準電圧及びアースをその入力に受取って、前
記符号ビットが正の入力アナログ電圧であることを示す
ことに応答して、前記中点基準電圧及び基準電圧を出力
すると共に、前記符号ビットが負のアナログ電圧である
ことを示すことに応答して、前記中点基準電圧及びアー
スを出力するマルチプレクサ手段と、夫々前記アレイ内
の１つのキャパシタに付設されていて、何れも関連する
キャパシタの下側極板を前記順次近似手段の制御の下に
前記マルチプレクサ手段からの２つの出力の何れかに接
続する様に作用し得る複数個のスイッチとで構成されて
いる再分配形Ａ１０変換器。

（１１）アナログ信号をディジタル信号に変換する方法
において、各々のキャパシタが共通の上側極板及び個別
の下側極板を持つ様な、２進法の重みをつけたキャパシ
タのキャパシタ・アレイを用意し、該アレイに対する入
力アナログ信号を標本化し、キャパシタの下側極板をア
ースと単極性基準電圧の間の電圧を持つ予定の保持基準
電圧にして、各々のキャパシタの両端の電圧が相等しく
、標本化された入力アナログ電圧に比例する様にし、キ
ャパシタの上側極板の電圧が予定の保持基準電圧と等し
くなる様に、予定の順次近似方式に従って、選ばれたキ
ャパシタの下側極板を単極性基準電圧、予定の保持基準
電圧又はアースに接続することにより、アレイ内のキャ
パシタに電荷を再分配する工程を含む方法。

（１２）　　（１１）項に記載した方法に於いて、標本
化する工程が、前記アレイ内の静電容量の半分を表わす
キャパシタの下側極板を標本化される入力アナログ電圧
に接続すると共にその上側極板をアースに接続すること
を含み、前記アレイ内の残りのキャパシタの上側極板が
アースに接続され、その下側極板が単極性基準電圧に接
続される方法。

（１３）　　（１１）項に記載した方法に於いて、キャ
パシタの電荷を再分配する工程が、アナログ入力電圧の
符号を決定して、入力アナログ信号の符号を表わす符号
ビットを発生し、符号ビットが正の入力アナログ信号で
あることを示す時、前記アレイ内の各々のキャパシタの
下側極板を単極性基準電圧又は保持基準電圧に選択的に
接続すると共に、前記符号ビットが負の入力信号である
ことを示す時に、各々のキャパシタの下側極板を保持基
準電圧又はアースに選択的に接続し、キャパシタの上側
極板の電圧を保持基準電圧と比較して、上側極板の電圧
が保持基準電圧より高いか低いかを決定し、出力の比較
の値に応答して、順次近似方式を適用して、順次近似方
式に従って、キャパシタの下側極板の単極性基準電圧又
はアースに対する選択的な接続を制御する工程を含む方
法。

（１４）　　電荷再分配方式を利用するＡ／Ｄ変換器が
、シングルエンデツド形比較器と、それに関連して２進
法の重みを持つキャパシタのキャパシタ・アレイとを持
っている。比較器の入力をアースと単極性基準電圧の中
間の点において、入力信号を標本化する。その後、保持
モードでは、キャパシタの下側極板を基準電圧の中点に
おく。再分配モードでは、キャパシタの下側極板を基準
電圧の中点とアース又は基準電圧の全値の間で切換える
ことにより、ビットの値を決定する。標本化の際、入力
信号は、それをアレイの半分にだけ標本化することによ
って減衰させる。

【図面の簡単な説明】

第１図はこの発明のシングルエンデツド形電荷再分配形
Ａ／Ｄ変換器の簡略ブロック図、第２図はサンプル・モ
ードにあるアレイの部分的な回路図、第３図は符号ビッ
トを試験する保持モードにある時の第１図のキャパシタ
・アレイの部分的な回路図、第４図は最上位ビットを試
験する時のキャパシタ・アレイの部分的な回路図、第５
図は■Ｒ／２Ｍ準電圧を取出す１つの装置の簡略ブロッ
ク図、第６図は両極性信号を受ける完全差分形キャパシ
タ・アレイを利用したこの発明の別の実施例を示す回路
図、第７図は第６図の差分形Ａ／Ｄ変換器の簡略回路図
で、正及び負のアレイにあるキャパシタと増幅器４２と
を示しており、キャパシタの下側極板は保持モードにあ
る場合を示しである。第８図は保持モードにあるキャパ
シタ・アレイの簡略回路図、第９図は再分配モードにあ
るキャパシタ・アレイの簡略回路図、第１０図はＭＳＢ
によって、キャパシタ・アレイに対する基準入力として
使われる、抵抗ストリングのタップを選択する様にした
、フォトウーイ形の抵抗−キャパシタ・ハイブリッド形
変換器を利用した完全差分形Ａ／Ｄ変換器を示す略図で
ある。 主な符号の説明 １０：比較器 １２．４０．４４：上側極板 ２４：線 ２６：順次近似制御回路 ２７：符号ビット試験回路 ２８．７８：抵抗ストリング ３０：マルチプレクサ ３４．８２：符号マルチプレクサ ３８：キャパシタ・アレイ ４２：増幅器 ８ｏ：抵抗マルチプレクサ

Claims (1)

1. 【特許請求の範囲】 １）各々のキャパシタが下側及び上側極板を持ち、各々
   のキャパシタの上側極板が共通である様な２進法の重み
   を持つキャパシタのキャパシタ・アレイと、入力アナロ
   グ電圧に比例する電荷がキャパシタに記憶される様に、
   前記キャパシタ・アレイに対する入力アナログ電圧を標
   本化するサンプル手段と、該サンプル手段による標本化
   の後の予定の保持時間の間、前記キャパシタの下側極板
   を、アースと単極性基準電圧の間の予定の保持基準電圧
   に接続して、各々のキャパシタの上側極板の電圧が相等
   しく、前記保持基準電圧からずれる様にする保持手段と
   、該保持手段によつて前記キャパシタの上側極板の電圧
   がずらされた後、予定の順次近似方式に従つて、選ばれ
   たキャパシタの下側極板を前記単極性基準電圧、前記予
   定の保持基準電圧又はアースに接続することにより、前
   記キャパシタ・アレイ内の電荷を再分配させて、全ての
   キャパシタの下側極板が選択的に接続された後に、前記
   キャパシタの上側極板の電圧が前記予定の保持基準電圧
   に等しくなる様にする再分配手段とを有する再分配形Ａ
   ／Ｄ変換器。 ２）アナログ信号をディジタル信号に変換する方法にお
   いて、各々のキャパシタが共通の上側極板及び個別の下
   側極板を持つ様な、２進法の重みをつけたキャパシタの
   キャパシタ・アレイを用意し、該アレイに対する入力ア
   ナログ信号を標本化し、キャパシタの下側極板をアース
   と単極性基準電圧の間の電圧を持つ予定の保持基準電圧
   にして、各各のキャパシタの両端の電圧が相等しく、標
   本化された入力アナログ電圧に比例する様にし、キャパ
   シタの上側極板の電圧が予定の保持基準電圧と等しくな
   る様に、予定の順次近似方式に従って、選ばれたキャパ
   シタの下側極板を単極性基準電圧、予定の保持基準電圧
   又はアースに接続することにより、アレイ内のキャパシ
   タに電荷を再分配する工程を含む方法。