JPH03280720A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、２進の重み付けされた容量アｌ〜イを備えた
電荷再分配型Ａ／Ｄ変換器に関する。

〈口）従来の技術 第４図は、従来の電荷再分配型Ａ／Ｄ変換器の回路図で
あり、４ビット構成の場合を示している。

２進の重み付すされた容量アｒ−イ（１）は、４ビツト
構成の場合、容量が夫々８Ｃ，４Ｃ，２Ｃ，Ｃ及びＣの
５つのコンデンサ（ｌａ）”（Ｒｅ）で構成されてＪＪ
す、各コンデンサ（１ａ）〜（１ｅ）の第１電極が共通
に接続され、スイッチ（２）を介して接地されると共に
、第２電極が夫々切換スイッｆ（３ａ）〜（３ｅ）に接
続される。各切換スイッチ（３ａ）−・−（３ｅ）は一
方が接ｊ１１１されると共に他方が切換スイッチ（４）
に接続される。、この切換スイッチ（４）は、一方に基
準電圧■、が入力され、他Ｈにアナログ信号Ｖ□が入力
される。、−れら各スイッチ（３ａ）　−（３ｅ）　、
　（４）及び（２）は、後述する制御ロジック（５）か
らの切換制御信号ＳＣに従って切換制御される。

容量アレイ（１）の第１７１ｒ、極側は、スイッチ（２
）に接続されると共に差動アンプ（６）の反転入力側に
接続される。差動アンプ（６）の非反転入力側は接地さ
れており、従−）て容量ア１−・イ（１）の第１電極側
の電位Ｖｘが負であれば差即ｊアンプ（６）の出力がｒ
ｌ」、正であれば１′ＯＪとなる。そ【２て、差動アン
プ（６）の出力が制御ロジック（５）に入力され、デジ
タルデータｐ。ＵＴが作成される。さらに制御ロジック
（５）では差動アンプクロ）の出力状態に基づいて切換
制御信し・ｓｃ、＝ｓｃ、が作成され、各スイッチ（３
ａ〉〜（３ｅ＞　、　（４）及び（２）に供給される。

次に回路の動作について説明する。

第５図は第４図のスイッチ動作のタイミング図である。

ここで、各スイッチ（３ａ〉〜（３ｅ）及び（４）の切
換は、各切換制御信号Ｓ　Ｃｌ”　Ｓ　Ｃｓがｒｌ」の
とき第４図に示すＬ側、「０．のときＬ側になり、スイ
ッチ（２）は切換制御信号Ｓ　Ｃｎが「１．のときに才
〕／するものとする。

先ずザンブリング期間に切換制御信号ＳＣ，＝−３Ｃ，
が１１」となって各スイッチ（３／ｌ）”−＜３ｅ）（
４）が１１側に切換えられ、スイッチ（２）がオンされ
ると、各：７ンｆンザ（１ａ）〜（１ｅ）の第２電極側
にアナ［ｆｆグ信号Ｖ　ＩＮが印加され、各コンデンサ
（ｌａ）＝　（１ｅ）ニ夫’ｒ　８　ＣＶＩＷ　、　４
　ＣＶｏｗ　、　２　ＣＶＩＷ、　ＣＶｌｌ、ｌ。

ＣＶ、Ｈの電荷量が蓄積される。そして、ホールド期間
に切換制御信号ＳＣ，〜□　Ｓ　Ｃ＠が「０．となって
各スイッチ（３ａ）＝（３ｅ）がＬ側に切換えられ、ス
イッチ（２）がオブすると、各コンデンサ（１ａ）〜・
（ＩＣ）の第２［極側が接地電位にまで引き下げられ、
ブローティング状態にある第１電極側の電位が一■、と
なる。このとき、コンデンサ（１ａ）〜（１ｅ）に蓄積
されている総電荷量は１６ＣＶ□ｄなり、この電荷量が
ホールドされる。

次に、ＭＳＢ判定期間でスイッチ（３ａ）が再びＬ側に
切換えられると、コンデンサ（１ａ）の第２電極に■、
が印加され、ホールド期間中にボールドされた電荷量が
各コンデンサ（１ａ）へ−（ｌｅ）に分配さね５る。こ
の電荷の分配は、コンデンサ（１ａ）〜（１ｅ〉の両電
極間の電位が夫々等（７くなり、］コンデンサ１ａ）の
第２電極の電位がコンデンサ（ｆｆ、１３＞へ・（ｌｅ
）の第２電極の電位に苅１．て■、だけ高くなるように
行われる。従って、コンデンサ（１ａ）の容量とコンデ
ンサ（１ｂ）〜（１ｅ）の総容量とが互いに等１２いこ
とから、第１電極側の電位■、は−■＋ｙｉ＋Ｖ。／２
となり、このＶｘが差動アンプ（６〉で接地電位と比較
される。ぞニーで、アナログ信号Ｖ　Ｉ　ＮがＶｌｌ／
２に対して高ければ、Ｖｘが負となって差動アンプ（６
）の出力は「１．となり制御ロジック（５）がＭＳＢを
１１」と判定する。逆にアナログ信号Ｖ８．．がｖｌＩ
／２に対【７て低ければ、■工が正となってＭＳＢが「
０．と判定される。制御ロジック（５）はＭＳＢの判定
と：＃に、切換制御信＠’　Ｓ　ＣＩを発生するもので
、ＭＳＢがｒｌ、のときには切換制御信号ＳＣ３をｒｌ
」のまま維持し、「０．のときには次の期間（Ｂ２判定
期間）に「０．とする。

ＭＳＢが１１．と判定された場合、続＜Ｂ２判定期間で
はスイッチ（３ａ）がＨ側のままでスイッチ（３ｂ）が
Ｈ側に切換えられる。するとＶ！は−ｖ１ヨ＋　Ｖ　ｍ
／　２　＋　Ｖ　＊／　４　トなり、コ（ｒ）　Ｖ　ｘ
　（７）正負に依りＭＳＢの判定と同様に第２ビツト（
Ｂ２）が判定される。即ち、　Ｖ　ｘが３ｖヨ／４より
高ければ■。

が負となりＢ２は「１ヨと判定され、■８が３Ｖ。

／４より低ければ■８が正となりＢ２はｒＯ」となる。

一方、ＭＳＢが「０」と判定された場合、続くＢ２判定
期間ではスイッチ（３ａ）はＬ側に切換えられ、スイッ
チ（３ｂ）がＨ側に切換えられる。従って、ｖｘは−Ｖ
　ｔ　ｗ　＋　Ｖ　ｔ／　４　トｔｔす、この■ｌの正
負に依ってＢ２が判定される。

以下、Ｂ３判定期間及びＬＳＢ判定期間で第３ビツト（
Ｂ３）及びＬＳＢがＢ２と同様にして判定される。従っ
て、各スイッチ（３ａ）〜（３ｅ）を順に切換えること
で、■８が接地電位に近づけられ、最終的なスイッチ（
３ａ）〜（３ｅ）の状態がデジタルデータＤ。ＵＴを表
わすことになる。そこで制御ロジック（５〉は、各判定
期間にシリアルに得られるＭＳＢ−ＬＳＢをまとめ、４
ビツトのデジタルデータＤ。０？とじて出力する。

このような電荷再分配型Ａ／Ｄ変換器は、例えばＩ　Ｅ
　Ｅ　Ｅ　Ｊ、５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉ
ｔｓ　、　Ｖｏｌ、５Ｃ−１０、＆６　、　’Ａ１１−
ＭＯ５Ｃｈａｒｇｅ　ＲｅｄｉｓｔｒｉｂｕｔｉｏｎＡ
ｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｓｉ
ｏｎ　Ｔｅｃｈｎｉｇｕｅｓ−Ｐａｒｔｌ”に詳述され
ている。

（八）発明が解決しようとする課題 上述の如きＡ／Ｄ変換器に於いては、容量プレイ（１）
の各コンデンサ（１ａ）〜（１ｅ〉の容量の相対的な精
度が重要なために、均一な容量を有する複数の単位コン
デンサを形成し、この単位コンデンサを所定の容量の比
に従って並列接続することで各コンデンサ（ｌａ）〜（
１ｅ）を構成している。例えば、単位コンデンサの容量
をＣとし、８，４及び２個の単位コンデンサを並列接続
してコンデンサ（１ａ）　、　（ｌｂ）及び（ＩＣ）を
構成する。

しかしながら、単位コンデンサを並列接続して各コンデ
ンサ（１ａ）〜（１ｅ）を構成する場合でも、素子の製
造ばらつきや配線容量等に依り各コンデンサ〈１ａ）〜
（１ｅ）の容量に誤差が生じ、リニアリティが低下する
という問題を有している。特にビット数を多くして高い
分解能を得ようとする場合には、リニアリティの影響が
大きく、高い分解能を有していながらも歪率が大きくな
る虞れがある。

そこで、レーザー・トリミングに依る容量の補正やデジ
タル補正に依るデータ自体の補正が施され、リニアリテ
ィの向上が図られるが、以上の補正は高価な製造装置や
大規模なロジック回路が必要となるためにコスト高を招
くことになる。

一方、容量プレイ（１）の第１％ｊ：極側の電位■８を
接地電位と比較する差動アンプ（６）に於いては、−Ｖ
、／２〜Ｖう／２の範囲で電位の比較が行われることに
なるため、差動アンプ（６）を動作させるには＋側と一
側との２つの電源を必要とする。このようなＡ／Ｄ変換
器は通常ＩＣ化されるものであり、複数の電源を必要と
することはＩＣ化の際の障害となる。

また、差動アンプ（６）を単電源で動作きせることも可
能であるが、差動アンプ（６）の入力レンジが２車源動
作の場合の１／２となるためにアナログ信号の入力レン
ジが１／２となるという問題がある。

そこで本発明は、簡単な補正回路を用いて素子のばらつ
き等に依るリニアリティの低下を防止すると共に、アナ
ログ信号の入力レンジを小さくすることなく、単電源で
動作を可能とする高精度のＡ／Ｄ変換器を提供すること
を目的とする。

（二〉課題を解決するだめの手段 本発明は上述σ課題を解決するためになされたもので、
その特徴とするところは、２進の重み付けがされた複数
の容量が並列に配列された容量アレイと、この容量アレ
イの一方の電極側に第１の基準電位を与えると共に他方
の電極に被変換値のアナログ信号を与える手段と、上記
容量アレイの他方の電極側に上記第１の基準電位を与え
る手段と、上記容量アレイの他方の電極側に各容量毎に
上記第１の基準電位に対し高電位の第２の基準電位或い
は低電位の第３の基準電位を与える手段と、上記容量ア
レイの一方の電極側の電位を上記第１の基準電位７わ比
較する比較回路ｙ、；−の比較回路の比較結果に基づい
てデジタルデータをトビッ）・から順に作成１゛ると共
にに２各手段からト記容量ア１．・イ・・・１、の各電
位の供給・を切換制御する制御回路と、上記容量）″ト
イに並設された補正用の容量と、上記容量アレイの各容
量の容量誤差を補正する補正データを記憶する記憶回路
と、上記比較回路の出力及び上記記憶回路から読み出さ
れる補正データに従う電位を上記補正容量に与えて上記
容置アレイの一方の電極側の電位を補正する補正回路と
、を備え、上記容量アレイの両型極側に上記第１の基準
電位及びアナログ信号を夫Ｉｔ与えた後に上記容重アレ
イの一方の電極側を浮遊状態どすると共に他方の電極側
に上記第１の基準電位を与えたとき、上記容量アレイの
一方の電極側が上記第１の基準電位に対して低電位とな
れば」二記第２の基準電位、高電位となれば上記第３の
基準電位を上記容量、、ｙ１〜イの各容置に順次供給す
ることにある。

（＊）作用 本発明に依れば、記憶回路に記憶された補正データに基
づいて補正用の容量に特定の電位を学えイ）ことで、補
正データに応じた正或いは負の電荷が補正用の容量に＃
積される。従って、容値゛アレイの一方の電極側の電位
が補正用の容量に蓄積される電荷量に応じて十眉或いは
降下け（７められ、容量アレイの各容量の容ｙ：誤差に
依る電位の誤差が補正される。

また、第２の基準電位と第３の基準電位との中間の電位
である第１の基準電位を中心にして第３の基準電位から
第２の基準電位の間でアナログ信号値の比較が行われ、
第２の基準電位を電ｍ策位、第３の基準電位を接地電位
どすることで、比較回路を華Ｗ、Ｒで動作させるニーと
ができ、アナログ信号値の比較範囲が接地電位からｔ源
電位までとなる。

（へ）実施例 本発明の一実施例を図面に従−３て説明する。

第１図は本発明Ａ／Ｄ変換器の回路図であり、４ピツ）
・構成の場合を示している。

容量アレイ０，０）は、４Ｃ，２Ｃ，Ｃ及びＣの容重の
４一つのコンデンサ＜１０ａ）＝　（１０ｄ）で構成さ
れており、第１１１Ｌ極が共通接続され、この第１電極
にスイッチ〈１１）を介Ｉ７エ基準電圧ｖ３の１／２の
電圧（Ｖ、／２）が印加される。各丁１ンデンザ（１０
ａ）〜（１０ｄ）の第２電極は、夫々切換スイッチ（１
３ａ）〜（１３ｄ）に接続され、これら切換スイッチ（
１３ｎ）〜（１３ｄ）の一方が切換スイッチ（１４）に
接続され、他方が切換スギツブ−（１５）に接続される
。ｖＪ換スイッチ（１４）にはアナログ信号Ｖ　ＩＮと
Ｖ７／２とが印加され、何れか一方が切換スイッチ（１
３ａ）−・（１３ｄ）を介してコンデンサに供給される
。そして、切換スイッチ〈１５）の一方には■。が印加
され、他方は接地されている。これら各スイッチ（１３
ａ）〜（１３ｄ）（１４）（１５）及び（１１）は、第
３図と同一構成の制御［１ジッ；７（１６）からの切換
制御信号ＳＣに従って切換制御される。

容量アレイ（１０）の第１電極側は差動アンプ〈１７）
の反転入力側に接続され、その電位Ｖ、が非反転入力側
に印加されるｖ１／２と比較される。従って容量アレイ
〈ｌＯ〉の第１電極側のＴ位■、がＶ、／２より低けれ
ば差動アンプ（１７）の出力がｒｌ」、高ければｒ□、
となる、制御１”−ｆｆシック（１６）は、第４図の制
御「１シツク（５）と同一１゛おり説明は省略する。

また、盲蓋アｌ−イ（１０）には、補正用のコンデンサ
（１８）が並列に接続され、こ、の−７ンデンサ（１８
）にＤ／Ａ変換回路（１９）を介して補正データ演算回
路（２０）が接続される。補正データ演算回路（２０）
には、補正データＤ２□７が記憶されたＥＰＲＯＭ（Ｅ
ｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｈｌｅ　ＲＯＭ　
）　（Ｚｉ）が接続されると共に差動アンプ（１７）の
出力が接続され、各ビットの判定動作の度に補正電位■
□、をコンデンサ（１８）に与えるように構成される。

従って、各′：２ンデンザ（１，Ｏａ）〜（１０ｅ）の
容量のばらつきに依る容量アレイ（１０〉の第ｉ１Ｅ極
側の電位Ｖつの誤差が補正きれる。ＥＰＲＯＭ（２１）
に記憶される補正データＤ□７は、後述する誤差検知動
作に依り、例えば製造後の動作試験の際にＥ　Ｐ　ＲＯ
Ｍ（２１）に群き込まれる。このため、補正デー　タＤ
ＩｌＥｖに改めて与える必要はなく、Ａ／Ｄ変換器を使
用するための周辺回路を簡略化できる。

ここでは、補正データＤ□７をＥ　Ｐ　ＲＯＭ（２１）
に記憶させているが、この他にＥＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍ
ｍａｂｌｅ　ＲＯＭ　）やＯＴ　Ｐ　ＲＯＭ　（Ｏｎｅ
　Ｔｉｍｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ　）等
データの書き込みが可能な不揮発性メモリであればＥ　
Ｆ　ＲＯＭ（２１）上に換えて用いることができる。

次に誤差検知動作について説明する。

第２図は、誤差検知動作の際のスイッチ動作のタイミン
グ図である。この誤差検知動作の際には、スイッチ（１
４）がＬ側の固定、即ち切換制御信号ＳＣ４が「０」に
固定され、アナログ信号ＶＩＮは入力されない。

各コンデンサ（１０ａ）〜（１０ｃ）の誤差を補正する
補正データＤ□７は、容量プレイ（１０）の第２電極側
の電位が基準電位Ｖ、である場合と接地電位である場合
とで異なり、各コンデンサ（１０ａ）〜（１０ｃ）に対
して２データづつ与えられる。

先ず、コンデンサ（１ａ）の誤差を検知するとき、容量
アレイ（１０）の第２電極側に基準電位Ｖ、が与えられ
る場合には、切換制御信号ＳＣ５が１１゜となり、スイ
ッチ（１５）がＨ側にある状態で、切換制御信号ｓｃ、
、ｓｃ、が「１」となり、スイッチ（１１）がオンして
スイッチ（１０ａ）がＨ側に切換えられる。このとき切
換制御信号ｓｃ、、ｓｃ、及びＳＣ１は「０」でありス
イッチ（１３ｂ）〜（１３ｄ）はＬ側にある。続いて、
コンデンサ（１８）に任意の電位Ｖｆを与えた後にスイ
ッチ（１１）をオフきせて容量アレイの第１電極側をフ
ローティング状態とする。

そこで、切換制御信号ＳＣＩを「０」とすると共に切換
制御信号ＳＣ！、ＳＣＩ、ＳＣ１を’　Ｉ　Ｊ　とし、
スイッチ（１３ａ）をＬ側、スイッチｏ３ｂ）　〜（１
３ｄ）をＨ側に切換える。すると、コンデンサ（１０ａ
）に蓄積されていた電荷がコンデンサ（１ｂ）〜（１ｅ
〉に分配され、コンデンサ（１０ａ）の誤差分がコンデ
ンサ（１８）に分配される。即ち、コンデンサ（１０ａ
）の容量（４Ｃ）とコンデンサ（１０ｂ）〜（１０ｄ）
の容量の和（２Ｃ＋Ｃ＋Ｃ＝４Ｃ）が等しければ、コン
デンサ（１０ｇ）に蓄積された電荷をコンデンサ（１０
ｂ）〜（１０ｄ）に分配してもＶｘは変動しないが、コ
ンデンサ（１０ａ）〜（１０ｄ）の容量に誤差があると
、その誤差分だけｖ８が変動する。そこでコンデンサ（
１８〉に印加されている電位（Ｖｆ）を変動させて■８
が最初の電位（Ｖ、／２）と等しくなるようにする。そ
のときの変動量がコンデンサ（１０ａ）に対する補正電
位ΔＶａｈとなり、この補正電位ΔＶａｈがデジタル値
に変換されてＥＰＲＯＭ（２１）に記憶される。

一方、容量アレイ（１０）の第２電極側に接地電位が与
えられる場合には、切換制御信号ＳＣ５がｒ□」となり
、スイッチ（１５）がＬ側にある状態で上述の動作と同
一の動作が繰り返えされる。従って、コンデンサ（１０
ａ）に対する補正電位ΔＶａｌが得られ、Ｅ　Ｐ　ＲＯ
Ｍ（２１）に記憶される。

次にコンデンサ（１０ｂ）の誤差を検知するとき、容量
アレイ（１０）の第２電極側に基準電位が与えられる場
合には、切換制御信号ＳＣ６が「１」となり、スイッチ
（１５）がＨ側にある状態で、切換制御信号ｓｃ、、ｓ
ｃ、が１１」となり、スイッチ（１１）がオンしてスイ
ッチ（１３ｂ）が「Ｈヨ側に切換えられる。このとき、
切換制御信号ｓｃ、、ｓｃ、、ｓＣ６は１０」で、スイ
ッチ（１３ａ）　、　（１３ｃ）　、　（１３ｄ）はＬ
側にある。続いてコンデンサ（１８）にＶｆを印加した
後にスイッチ（１１）をオフし、さらに切換制御信号Ｓ
Ｃ８をｒ□、とすると共に、切換制御信号ｓｃ、、ｓｃ
、、ｓｃ、を「１．としてコンデンサ（１０ｂ）に蓄積
された電荷をコンデンサ（１０ｃ）　、　（１０ｄ）に
分配する。そこで、コンデンサ（１０ａ）の誤差検知動
作と同様にしてｖｘが最初の電位（Ｖ、／２）となるよ
うにＶｆを変動させ、その変動量がコンデンサ（１ｂ）
の補正電位ΔｖｂｈとしてＥＦＲＯＭ（２１）に記憶さ
れる。

一方、容量アレイ（１０）の第２電極側に基準電位が与
えられる場合には、切換制御信号ＳＣ１がｒ□、となり
、スイッチ（１５〉がＬ側にある状態で上述のΔｖｂｈ
を得る動作と同一の動作が繰り返えされてコンデンサ（
１３ｂ）に対する補正電圧ΔＶｂｌが得られる。

以下、同様にしテスイ・ｙ　ｆ　（１１）　、　（１３
ａ）〜（１３ｄ）を切換え−〔−１）デ〉・ザ（］、Ｏ
ｅ）に対する補正電位ΔＶｅｈ、ΔＶｃｌ−を得る。

次に回路の動作について説明するい 第３図は第１図のスイッチ動作のタイミング図である３
、各スイッチ（１３ａ）〜＝　（１，３ｅ）（Ｉ４）（
１，５）及び（ｊｌ）の４１作は第３図の場合と同様に
切換制御信号ＳＣ、”　Ｓ　Ｃ，カ’　Ｉ　Ｊ　ノドＳ
　Ｈ＠、’０．，１’７）ト！Ｌ側に切換λられ、切換
制御信号ＳＣ，が「１．のときにオンリーるイ３のとす
る。ここで切換制御信号ＳＣ，は、動作期間中「Ｊ」と
なり、スイッチ（１，３ｄ〉はＨ側に固定される。

リーンブリング期間には、切換制御信号ＳＣ，−５Ｃ６
がｒｌ」となりスイッチ（１１）がオンして各スイッチ
（１３ａ）”　（１３ｅ）がＨ側に切換えられて各コン
デンサ（１０ａ）　〜（１０ｄ）にｖ、Ｉ２と■８、と
が印加され、各コンデ〉・（）（１０ａ）　−＜１０ｄ
）に夫々４Ｃ（ＶＩＮ　　ＶＲ／　２　）　、　２　Ｃ
（Ｖ□−Ｖ、Ｉ２　）　、　Ｃ（Ｖ、　　Ｖ＝／　２　
）　、　Ｃ（ＶＩＮ　　Ｓ）、／２）＜７）’％Ｅ荷が
蓄積される。

続い−ｒＭｓＢ判定期間では、スイッチ（１１）が才ブ
してスイッチ（１４）がＨ側に切換えられ、合歓アレイ
（１０）の第２電極に■６／２が印加される。ニーの期
間では、スイッチ（１１）が才ブｌ、　”１容髪アレイ
（１０）の第１電極側がブ１ト〜ティング状態にある：
゛とから、ザンブリング期間に容量ア１−イ（１０）に
蓄積さね、た電荷値が保持さ才１．：”二の電荷量が各
：Ｉンデンサ（１０ａ）”　（１Ｏａ）　ｌニー分配さ
れるため、Ｖ、はＶ、Ｉ２　＋　Ｃｖｍ／　２−Ｖ　Ｉ
Ｎ）どなる。そ、：で、との■８がＶｌ／２と比較され
−ＴＴＭＳＢが判定される。即ち、■、がＶｌｌ／２よ
り高げればＶ８は■、Ｉ２より低くなり、差動アンプ（
１７）の出力が１１．となって制御ロジック（」５）が
ＭＳＢを１゛１」と判定し、逆にＶＩＷがｖ　ｌ／　２
　Ｊ、り低ＣづればＶ、は■８．／２より高くなり、差
動アンブク１７）の出力がｒ□。

とな−ってＭ　Ｓ　Ｂを１０」と判定−ケシ′）。

切換制御信号ＳＣ，ｉま、Ｍ　Ｓ　Ｂが１１」と判定さ
れると「１．となりＭ　Ｓ　Ｂがｒ□Ｊとなるとｒ□、
となる。このＭＳＢが判定されるまでは切換制御信号Ｓ
Ｃ，はどららでも良い。（第２図に破線で示す期間） 次に、Ｂ２判定期間゛Ｃはスイ゛ツチ（１３ａ　）がＩ
７側に切換えられ、Ｍ　Ｓ　Ｂがｒｌ、であれば］ンデ
ンせ（１Ｏａ）の第２電極にＶ、が印加され、Ｍ　Ｓ　
ＢがｒＯ□でｋ〕れば一１ンデンザ（１０ａ）の第２電
極が接地される。ＭｓＢが’　Ｉ　Ｊ　ノドＳ　Ｖｘハ
Ｖ、Ｉ２−ｔ−（Ｖ　ｍ／　２　＋　Ｖ　＋ｔ／　４　
　Ｖ　ＩＮ　）となり、差動アンプ（１７）の出力から
、第２ピツ１＝　（Ｂ　２　）が判定される。即ち、Ｖ
　Ｉ　Ｎが３ＶＩｌ／４より高Ｎ−）れば■、はＶ、Ｉ
２．上り低くなり差彊）ｙ′ンブ〈１７）の出力が’　
Ｘ　、　ト＆−ｖＴ）Ｂ　２カ”　ｉ　、、４　ト判定
−ｐｈ、Ｖ　＋　ｒ＋　カ３ＶＲ／４より低ければ■１
はＶ、Ｉ２より高くなって差動アンプ（１７）の出力が
「０．とな−）ＣＢ２がｒｇ、と判定される。このとき
、コンデンーリ゛（１８）には、■、／２＋ΔＶ　ａｈ
　（Ｖ　ＩＬＥＶ−Ｖ　＊／　２４−ΔＶ　ａｈ）が印
加され、■８の電位補正がなされる。

一方、ＭＳＢが’　ＯＪ　Ｏ）トａ　’ＸｈＸはｖｌｌ
／２＋（■−／４　　ＶＩＮ）となり、Ｖ、、がＶ１／
４より高ければ■８がｖ　ｌ／　２　Ｊ：り低く　＆ッ
テＢ　２カ’　１　、、逆に■、ＮがＶｌｌ／４より低
ければＶｘがｖ、Ｉ２より高くなってＢ２が１０」と判
定されるにのときには、コンデンサ（１８）にＶ、／２
＋ΔＶａｌ（Ｖ＋＋ｚｖ＝Ｖ、／２＋ΔＶａｌ）が印加
さレル７、切換制御信号ＳＣ，は、Ｂ２（７）判定１＋
−従い、〕３２が１１」であれば次のＢ３判定期間以後
１１゜に維持され、Ｂ２が１０．であれば１０」に維持
される。

Ｂ３判定期間及びＬ　Ｓ　Ｂ判定期間に於い一℃イ）、
スイッチ（１３ａ）（１３ｅ）がＢ２判判定ｔＪＩ間の
スイ・・チ（１２ａ）と同様に動作【２、第３ピツＩ□
　（Ｂ　３　）及びＩ２５Ｂが判定されると共に、夫ノ
？のコンデンサ（１０ｂ）（１０ｅ）に対応する補正電
位Δν’　ｔ））ｉ　、Δ−Ｖｈｌ、△Ｖｃｈ、ΔＶｅ
ｌがコンデン復（１８）に印加さジ′ｌる。Ｊ′の補正
電位の印加は、上位ビットの判定結果に応し５千１乃至
３一つが加算され−〔−：ｌンデン（、！−＜１８）に
印加される。即ち、補正デー　タ演１”１回路（２０）
は、各ビットの判定結果に基づい一゛〔各＝ｊ〉・デン
ジ−（１０ａ）・〜べ１０ｅ）の補正データを加算１７
、その加算値にｖＹ、。

Ｉ２相当値を加算１２、Ｄ　／　Ａ変換器を介してコン
デンサ（１８）にＵ６えるように構成されており、名刺
定期間に於いてスイッチ（１３ぷ）〜（１３ｃ）がＨ側
にあリ、Ｖっ／２の電位が印加きれているコンデンサ（
１０ａ）〜（１０ｃ　）の補正電位の一方の和がコンデ
ンサ（１８）に印加される。従って、各判定期間毎にコ
ンデンサ（１０ａ）〜（１０ｃ）に対しτ補正が施され
、入力されるアナログ信号■、に対してリニアリティの
良いデジタル信号り。、Ｊアを得られる。

尚、本実施例に於いては、４ビツト構成の場合を例示し
たが、コンデンサの増設や、他の方式、例えば抵抗スト
リングを用いた比較方式のＡ／Ｄ変換器との組み合わせ
に依り５ビット以上とすることは容易に成し得る９ （ト）発明の効果 本発明に依れば、容量アレイの容量誤差を補正する補正
データが記憶されたＲＯＭを内蔵したことで、誤差の補
正を容易に行うことができ、リニアリティを向上して歪
率の低下を図ることができる。また、Ａ／Ｄ変換動作の
度に容量アレイの誤差を検知する必要がないことから、
Ａ／Ｄ変換器の立上りが極めて速くなると共に、誤差検
知のための周辺回路を省略することができ、回路規模の
縮小が望める。従って、複雑で大規模な回路構成を必要
とせず、リニアリティの優れたＡ／Ｄ変換器を実現でき
る。

さらには、差動アンプの比較動作を接地電位から基準電
位の範囲で行わせることができるため、単一電源での動
作が可能であると共に、差動アンプの入力レンジが十分
にとれ、回路のダイナミックレンジの縮小が防止できる
。

【図面の簡単な説明】

第１図は本発明Ａ／Ｄ変換器の回路図、第２図は誤差検
知動作のタイミング図、第３図はＡ／Ｄ変換動作のタイ
ミング図、第４図は従来のＡ／Ｄ変換器の回路図、第５
図はその動作タイミング図である。 （１）　、　（１０）−、容量アレイ、　（ｌａ）〜（
ｌｅ）　、　（１０ａ）〜（１０ｄ）・・・コンデンサ
、（２）、（１１）・・・スイッチ、（３ａ）〜（３ｅ
）　、　（４）　、　（１３ａ）〜（１３ｃ）　、　（
１４）　、　（１５）＝−切換スイッチ、　（５）　、
　（１６）・・・制御ロジック、（６）（１７）・・・
差動アンプ、（１８）・・・コンデンサ、（１９〉・・
・Ｄ／Ａ変換回路、　（２０）・・・補正データ演算回
路、 （２１）・・・Ｅ　Ｆ　ＲＯＭ。

Claims (3)

【特許請求の範囲】
1. （１）２進の重み付けがされた複数の容量が並列に配列
   された容量アレイと、 この容量アレイの一方の電極側に第１の基準電位を与え
   ると共に他方の電極に被変換値のアナログ信号を与える
   手段と、 上記容量アレイの他方の電極側に上記第１の基準電位を
   与える手段と、 上記容量アレイの他方の電極側に各容量毎に上記第１の
   基準電位に対し高電位の第２の基準電位或いは低電位の
   第３の基準電位を与える手段と、上記容量アレイの一方
   の電極側の電位を上記第１の基準電位と比較する比較回
   路と、 この比較回路の比較結果に基づいてデジタルデータを上
   位ビットから順に作成すると共に上記各手段から上記容
   量アレイへの各電位の供給を切換制御する制御回路と、 上記容量アレイに並設された補正用の容量と、上記容量
   アレイの各容量の容量誤差を補正する補正データを記憶
   する記憶回路と、 上記比較回路の出力及び上記記憶回路から読み出される
   補正データに従う電位を上記補正容量に与えて上記容量
   アレイの一方の電極側の電位を補正する補正回路と、 を備え、 上記容量アレイの両電極側に上記第１の基準電位及びア
   ナログ信号を夫々与えた後に上記容量アレイの一方の電
   極側を浮遊状態とすると共に他方の電極側に上記第１の
   基準電位を与えたとき、上記容量アレイの一方の電極側
   が上記第１の基準電位に対して低電位となれば上記第２
   の基準電位、高電位となれば上記第３の基準電位を上記
   容量アレイの各容量に順次供給することを特徴とするＡ
   ／Ｄ変換器。
2. （２）上記第１の基準電位は、上記第２の基準電位と上
   記第３の基準電位との中間電位であることを特徴とする
   請求項第１項記載のＡ／Ｄ変換器。
3. （３）上記記憶回路は、データの書き込みが可能な読出
   専用メモリであることを特徴とするＡ／Ｄ変換器。